cnt3.v

来自「程序补充说明：对于时序逻辑」· Verilog 代码 · 共 11 行

module cnt2 (cnt_out, cnt_out_plus);

input  [3:0] cnt_out;
output [3:0] cnt_out_plus;


wire [3:0] cnt_out_plus;
assign   cnt_out_plus = cnt_out + 1;


endmodule