muxtest.v

来自「每路输入数据与输出数据均为4位2进制数」· Verilog 代码 · 共 52 行

/*MUX SIMULATION*/
`timescale 1ns/1ns
module SELE_TEST;
reg [7:0]IN;
reg [2:0]SEL_IN;
wire F;
SELE SEL (IN,SEL_IN,F);
always #800 SEL_IN=SEL_IN+1;
initial begin
    SEL_IN=0;IN=1;
    #50 IN[0]=1;
    #50 IN[0]=0;
    #50 IN[0]=1;
    
    #50 IN[0]=0;
    #50 IN[0]=0;
    #50 IN[0]=1;
    #50 IN[0]=0;
    
    #50 IN[0]=0;
    #50 IN[0]=1;
    #50 IN[0]=1;
    #50 IN[0]=1;
    
    #50 IN[0]=0;
    #50 IN[0]=0;
    #50 IN[0]=0;
    #50 IN[0]=0;
    
    #50 IN[1]=0;
    #50 IN[1]=0;
    #50 IN[1]=1;
    #50 IN[1]=1;
    
    #50 IN[1]=0;
    #50 IN[1]=1;
    #50 IN[1]=0;
    #50 IN[1]=0;
    
    #50 IN[1]=0;
    #50 IN[1]=0;
    #50 IN[1]=0;
    #50 IN[1]=1;
    
    #50 IN[1]=0;
    #50 IN[1]=1;
    #50 IN[1]=0;
    #50 IN[1]=0;
    
    #50 $finish;
end
endmodule