📄 madcat100.v
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module madcat100(clk,clear,add,sub,out);
input clk,clear,add,sub;
output[7:0] out;
reg[7:0] oreg;
assign out=oreg;
always @(posedge clk or negedge clear)
begin
if(!clear) oreg<=8'h00;
else if(add&&sub) oreg<=oreg;
else if(add)
if(oreg>=99) oreg<=0;
else oreg<=oreg+1;
else if(sub)
if(oreg<=0) oreg<=99;
else oreg<=oreg-1;
end
endmodule
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