📄 madcat.v
字号:
module madcat(clk,clear,add,sub,co);
input clk,clear,add,sub;
output[7:0] co;
reg[7:0] cnt;
reg d;
assign co=cnt;
always @(posedge clk or negedge clear)
begin
if(!clear) cnt<=8'h00;
d<=0;
else if(add&sub) cnt<=cnt;
d<=d
else if(add)
if(cnt>=99) cnt<=d;
else cnt<=cnt+1;
d<=cnt;
else if(sub)
if(cnt<=0) cnt<=d;
else cnt<=cnt-1;
d<=cnt
end
endmodule
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -