mcf5275_gpio.h

COLDFIRE 5275板极初始化程序

#define MCF_GPIO_PDDR_FEC0L_PDDR_FEC0L4          (0x10)
#define MCF_GPIO_PDDR_FEC0L_PDDR_FEC0L5          (0x20)
#define MCF_GPIO_PDDR_FEC0L_PDDR_FEC0L6          (0x40)
#define MCF_GPIO_PDDR_FEC0L_PDDR_FEC0L7          (0x80)

/* Bit definitions and macros for MCF_GPIO_PDDR_FECI2C */
#define MCF_GPIO_PDDR_FECI2C_PDDR_FECI2C0        (0x01)
#define MCF_GPIO_PDDR_FECI2C_PDDR_FECI2C1        (0x02)
#define MCF_GPIO_PDDR_FECI2C_PDDR_FECI2C2        (0x04)
#define MCF_GPIO_PDDR_FECI2C_PDDR_FECI2C3        (0x08)
#define MCF_GPIO_PDDR_FECI2C_PDDR_FECI2C4        (0x10)
#define MCF_GPIO_PDDR_FECI2C_PDDR_FECI2C5        (0x20)

/* Bit definitions and macros for MCF_GPIO_PDDR_QSPI */
#define MCF_GPIO_PDDR_QSPI_PDDR_QSPI0            (0x01)
#define MCF_GPIO_PDDR_QSPI_PDDR_QSPI1            (0x02)
#define MCF_GPIO_PDDR_QSPI_PDDR_QSPI2            (0x04)
#define MCF_GPIO_PDDR_QSPI_PDDR_QSPI3            (0x08)
#define MCF_GPIO_PDDR_QSPI_PDDR_QSPI4            (0x10)
#define MCF_GPIO_PDDR_QSPI_PDDR_QSPI5            (0x20)
#define MCF_GPIO_PDDR_QSPI_PDDR_QSPI6            (0x40)

/* Bit definitions and macros for MCF_GPIO_PDDR_SDRAM */
#define MCF_GPIO_PDDR_SDRAM_PDDR_SDRAM0          (0x01)
#define MCF_GPIO_PDDR_SDRAM_PDDR_SDRAM1          (0x02)
#define MCF_GPIO_PDDR_SDRAM_PDDR_SDRAM2          (0x04)
#define MCF_GPIO_PDDR_SDRAM_PDDR_SDRAM3          (0x08)
#define MCF_GPIO_PDDR_SDRAM_PDDR_SDRAM4          (0x10)
#define MCF_GPIO_PDDR_SDRAM_PDDR_SDRAM5          (0x20)
#define MCF_GPIO_PDDR_SDRAM_PDDR_SDRAM6          (0x40)
#define MCF_GPIO_PDDR_SDRAM_PDDR_SDRAM7          (0x80)

/* Bit definitions and macros for MCF_GPIO_PDDR_TIMERH */
#define MCF_GPIO_PDDR_TIMERH_PDDR_TIMERH0        (0x01)
#define MCF_GPIO_PDDR_TIMERH_PDDR_TIMERH1        (0x02)
#define MCF_GPIO_PDDR_TIMERH_PDDR_TIMERH2        (0x04)
#define MCF_GPIO_PDDR_TIMERH_PDDR_TIMERH3        (0x08)

/* Bit definitions and macros for MCF_GPIO_PDDR_TIMERL */
#define MCF_GPIO_PDDR_TIMERL_PDDR_TIMERL0        (0x01)
#define MCF_GPIO_PDDR_TIMERL_PDDR_TIMERL1        (0x02)
#define MCF_GPIO_PDDR_TIMERL_PDDR_TIMERL2        (0x04)
#define MCF_GPIO_PDDR_TIMERL_PDDR_TIMERL3        (0x08)

/* Bit definitions and macros for MCF_GPIO_PDDR_UARTL */
#define MCF_GPIO_PDDR_UARTL_PDDR_UARTL0          (0x01)
#define MCF_GPIO_PDDR_UARTL_PDDR_UARTL1          (0x02)
#define MCF_GPIO_PDDR_UARTL_PDDR_UARTL2          (0x04)
#define MCF_GPIO_PDDR_UARTL_PDDR_UARTL3          (0x08)
#define MCF_GPIO_PDDR_UARTL_PDDR_UARTL4          (0x10)
#define MCF_GPIO_PDDR_UARTL_PDDR_UARTL5          (0x20)
#define MCF_GPIO_PDDR_UARTL_PDDR_UARTL6          (0x40)
#define MCF_GPIO_PDDR_UARTL_PDDR_UARTL7          (0x80)

/* Bit definitions and macros for MCF_GPIO_PDDR_FEC1H */
#define MCF_GPIO_PDDR_FEC1H_PDDR_FEC1H0          (0x01)
#define MCF_GPIO_PDDR_FEC1H_PDDR_FEC1H1          (0x02)
#define MCF_GPIO_PDDR_FEC1H_PDDR_FEC1H2          (0x04)
#define MCF_GPIO_PDDR_FEC1H_PDDR_FEC1H3          (0x08)
#define MCF_GPIO_PDDR_FEC1H_PDDR_FEC1H4          (0x10)
#define MCF_GPIO_PDDR_FEC1H_PDDR_FEC1H5          (0x20)
#define MCF_GPIO_PDDR_FEC1H_PDDR_FEC1H6          (0x40)
#define MCF_GPIO_PDDR_FEC1H_PDDR_FEC1H7          (0x80)

/* Bit definitions and macros for MCF_GPIO_PDDR_FEC1L */
#define MCF_GPIO_PDDR_FEC1L_PDDR_FEC1L0          (0x01)
#define MCF_GPIO_PDDR_FEC1L_PDDR_FEC1L1          (0x02)
#define MCF_GPIO_PDDR_FEC1L_PDDR_FEC1L2          (0x04)
#define MCF_GPIO_PDDR_FEC1L_PDDR_FEC1L3          (0x08)
#define MCF_GPIO_PDDR_FEC1L_PDDR_FEC1L4          (0x10)
#define MCF_GPIO_PDDR_FEC1L_PDDR_FEC1L5          (0x20)
#define MCF_GPIO_PDDR_FEC1L_PDDR_FEC1L6          (0x40)
#define MCF_GPIO_PDDR_FEC1L_PDDR_FEC1L7          (0x80)

/* Bit definitions and macros for MCF_GPIO_PDDR_BS */
#define MCF_GPIO_PDDR_BS_PDDR_BS2                (0x04)
#define MCF_GPIO_PDDR_BS_PDDR_BS3                (0x08)

/* Bit definitions and macros for MCF_GPIO_PDDR_IRQ */
#define MCF_GPIO_PDDR_IRQ_PDDR_IRQ(x)            (((x)&0x7F)<<1)

/* Bit definitions and macros for MCF_GPIO_PDDR_USBH */
#define MCF_GPIO_PDDR_USBH_PDDR_USBH0            (0x01)

/* Bit definitions and macros for MCF_GPIO_PDDR_USBL */
#define MCF_GPIO_PDDR_USBL_PDDR_USBL0            (0x01)
#define MCF_GPIO_PDDR_USBL_PDDR_USBL1            (0x02)
#define MCF_GPIO_PDDR_USBL_PDDR_USBL2            (0x04)
#define MCF_GPIO_PDDR_USBL_PDDR_USBL3            (0x08)
#define MCF_GPIO_PDDR_USBL_PDDR_USBL4            (0x10)
#define MCF_GPIO_PDDR_USBL_PDDR_USBL5            (0x20)
#define MCF_GPIO_PDDR_USBL_PDDR_USBL6            (0x40)
#define MCF_GPIO_PDDR_USBL_PDDR_USBL7            (0x80)

/* Bit definitions and macros for MCF_GPIO_PDDR_UARTH */
#define MCF_GPIO_PDDR_UARTH_PDDR_UART0           (0x01)
#define MCF_GPIO_PDDR_UARTH_PDDR_UART1           (0x02)
#define MCF_GPIO_PDDR_UARTH_PDDR_UART2           (0x04)
#define MCF_GPIO_PDDR_UARTH_PDDR_UART3           (0x08)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_BUSCTL */
#define MCF_GPIO_PPDSDR_BUSCTL_PPDSDR_BUSCTL0    (0x01)
#define MCF_GPIO_PPDSDR_BUSCTL_PPDSDR_BUSCTL1    (0x02)
#define MCF_GPIO_PPDSDR_BUSCTL_PPDSDR_BUSCTL2    (0x04)
#define MCF_GPIO_PPDSDR_BUSCTL_PPDSDR_BUSCTL3    (0x08)
#define MCF_GPIO_PPDSDR_BUSCTL_PPDSDR_BUSCTL4    (0x10)
#define MCF_GPIO_PPDSDR_BUSCTL_PPDSDR_BUSCTL5    (0x20)
#define MCF_GPIO_PPDSDR_BUSCTL_PPDSDR_BUSCTL6    (0x40)
#define MCF_GPIO_PPDSDR_BUSCTL_PPDSDR_BUSCTL7    (0x80)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_ADDR */
#define MCF_GPIO_PPDSDR_ADDR_PPDSDR_ADDR5        (0x20)
#define MCF_GPIO_PPDSDR_ADDR_PPDSDR_ADDR6        (0x40)
#define MCF_GPIO_PPDSDR_ADDR_PPDSDR_ADDR7        (0x80)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_CS */
#define MCF_GPIO_PPDSDR_CS_PPDSDR_CS1            (0x02)
#define MCF_GPIO_PPDSDR_CS_PPDSDR_CS2            (0x04)
#define MCF_GPIO_PPDSDR_CS_PPDSDR_CS3            (0x08)
#define MCF_GPIO_PPDSDR_CS_PPDSDR_CS4            (0x10)
#define MCF_GPIO_PPDSDR_CS_PPDSDR_CS5            (0x20)
#define MCF_GPIO_PPDSDR_CS_PPDSDR_CS6            (0x40)
#define MCF_GPIO_PPDSDR_CS_PPDSDR_CS7            (0x80)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_FEC0H */
#define MCF_GPIO_PPDSDR_FEC0H_PPDSDR_FEC0H0      (0x01)
#define MCF_GPIO_PPDSDR_FEC0H_PPDSDR_FEC0H1      (0x02)
#define MCF_GPIO_PPDSDR_FEC0H_PPDSDR_FEC0H2      (0x04)
#define MCF_GPIO_PPDSDR_FEC0H_PPDSDR_FEC0H3      (0x08)
#define MCF_GPIO_PPDSDR_FEC0H_PPDSDR_FEC0H4      (0x10)
#define MCF_GPIO_PPDSDR_FEC0H_PPDSDR_FEC0H5      (0x20)
#define MCF_GPIO_PPDSDR_FEC0H_PPDSDR_FEC0H6      (0x40)
#define MCF_GPIO_PPDSDR_FEC0H_PPDSDR_FEC0H7      (0x80)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_FEC0L */
#define MCF_GPIO_PPDSDR_FEC0L_PPDSDR_FEC0L0      (0x01)
#define MCF_GPIO_PPDSDR_FEC0L_PPDSDR_FEC0L1      (0x02)
#define MCF_GPIO_PPDSDR_FEC0L_PPDSDR_FEC0L2      (0x04)
#define MCF_GPIO_PPDSDR_FEC0L_PPDSDR_FEC0L3      (0x08)
#define MCF_GPIO_PPDSDR_FEC0L_PPDSDR_FEC0L4      (0x10)
#define MCF_GPIO_PPDSDR_FEC0L_PPDSDR_FEC0L5      (0x20)
#define MCF_GPIO_PPDSDR_FEC0L_PPDSDR_FEC0L6      (0x40)
#define MCF_GPIO_PPDSDR_FEC0L_PPDSDR_FEC0L7      (0x80)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_FECI2C */
#define MCF_GPIO_PPDSDR_FECI2C_PPDSDR_FECI2C0    (0x01)
#define MCF_GPIO_PPDSDR_FECI2C_PPDSDR_FECI2C1    (0x02)
#define MCF_GPIO_PPDSDR_FECI2C_PPDSDR_FECI2C2    (0x04)
#define MCF_GPIO_PPDSDR_FECI2C_PPDSDR_FECI2C3    (0x08)
#define MCF_GPIO_PPDSDR_FECI2C_PPDSDR_FECI2C4    (0x10)
#define MCF_GPIO_PPDSDR_FECI2C_PPDSDR_FECI2C5    (0x20)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_QSPI */
#define MCF_GPIO_PPDSDR_QSPI_PPDSDR_QSPI0        (0x01)
#define MCF_GPIO_PPDSDR_QSPI_PPDSDR_QSPI1        (0x02)
#define MCF_GPIO_PPDSDR_QSPI_PPDSDR_QSPI2        (0x04)
#define MCF_GPIO_PPDSDR_QSPI_PPDSDR_QSPI3        (0x08)
#define MCF_GPIO_PPDSDR_QSPI_PPDSDR_QSPI4        (0x10)
#define MCF_GPIO_PPDSDR_QSPI_PPDSDR_QSPI5        (0x20)
#define MCF_GPIO_PPDSDR_QSPI_PPDSDR_QSPI6        (0x40)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_SDRAM */
#define MCF_GPIO_PPDSDR_SDRAM_PPDSDR_SDRAM0      (0x01)
#define MCF_GPIO_PPDSDR_SDRAM_PPDSDR_SDRAM1      (0x02)
#define MCF_GPIO_PPDSDR_SDRAM_PPDSDR_SDRAM2      (0x04)
#define MCF_GPIO_PPDSDR_SDRAM_PPDSDR_SDRAM3      (0x08)
#define MCF_GPIO_PPDSDR_SDRAM_PPDSDR_SDRAM4      (0x10)
#define MCF_GPIO_PPDSDR_SDRAM_PPDSDR_SDRAM5      (0x20)
#define MCF_GPIO_PPDSDR_SDRAM_PPDSDR_SDRAM6      (0x40)
#define MCF_GPIO_PPDSDR_SDRAM_PPDSDR_SDRAM7      (0x80)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_TIMERH */
#define MCF_GPIO_PPDSDR_TIMERH_PPDSDR_TIMERH0    (0x01)
#define MCF_GPIO_PPDSDR_TIMERH_PPDSDR_TIMERH1    (0x02)
#define MCF_GPIO_PPDSDR_TIMERH_PPDSDR_TIMERH2    (0x04)
#define MCF_GPIO_PPDSDR_TIMERH_PPDSDR_TIMERH3    (0x08)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_TIMERL */
#define MCF_GPIO_PPDSDR_TIMERL_PPDSDR_TIMERL0    (0x01)
#define MCF_GPIO_PPDSDR_TIMERL_PPDSDR_TIMERL1    (0x02)
#define MCF_GPIO_PPDSDR_TIMERL_PPDSDR_TIMERL2    (0x04)
#define MCF_GPIO_PPDSDR_TIMERL_PPDSDR_TIMERL3    (0x08)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_UARTL */
#define MCF_GPIO_PPDSDR_UARTL_PPDSDR_UARTL0      (0x01)
#define MCF_GPIO_PPDSDR_UARTL_PPDSDR_UARTL1      (0x02)
#define MCF_GPIO_PPDSDR_UARTL_PPDSDR_UARTL2      (0x04)
#define MCF_GPIO_PPDSDR_UARTL_PPDSDR_UARTL3      (0x08)
#define MCF_GPIO_PPDSDR_UARTL_PPDSDR_UARTL4      (0x10)
#define MCF_GPIO_PPDSDR_UARTL_PPDSDR_UARTL5      (0x20)
#define MCF_GPIO_PPDSDR_UARTL_PPDSDR_UARTL6      (0x40)
#define MCF_GPIO_PPDSDR_UARTL_PPDSDR_UARTL7      (0x80)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_FEC1H */
#define MCF_GPIO_PPDSDR_FEC1H_PPDSDR_FEC1H0      (0x01)
#define MCF_GPIO_PPDSDR_FEC1H_PPDSDR_FEC1H1      (0x02)
#define MCF_GPIO_PPDSDR_FEC1H_PPDSDR_FEC1H2      (0x04)
#define MCF_GPIO_PPDSDR_FEC1H_PPDSDR_FEC1H3      (0x08)
#define MCF_GPIO_PPDSDR_FEC1H_PPDSDR_FEC1H4      (0x10)
#define MCF_GPIO_PPDSDR_FEC1H_PPDSDR_FEC1H5      (0x20)
#define MCF_GPIO_PPDSDR_FEC1H_PPDSDR_FEC1H6      (0x40)
#define MCF_GPIO_PPDSDR_FEC1H_PPDSDR_FEC1H7      (0x80)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_FEC1L */
#define MCF_GPIO_PPDSDR_FEC1L_PPDSDR_FEC1L0      (0x01)
#define MCF_GPIO_PPDSDR_FEC1L_PPDSDR_FEC1L1      (0x02)
#define MCF_GPIO_PPDSDR_FEC1L_PPDSDR_FEC1L2      (0x04)
#define MCF_GPIO_PPDSDR_FEC1L_PPDSDR_FEC1L3      (0x08)
#define MCF_GPIO_PPDSDR_FEC1L_PPDSDR_FEC1L4      (0x10)
#define MCF_GPIO_PPDSDR_FEC1L_PPDSDR_FEC1L5      (0x20)
#define MCF_GPIO_PPDSDR_FEC1L_PPDSDR_FEC1L6      (0x40)
#define MCF_GPIO_PPDSDR_FEC1L_PPDSDR_FEC1L7      (0x80)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_BS */
#define MCF_GPIO_PPDSDR_BS_PPDSDR_BS2            (0x04)
#define MCF_GPIO_PPDSDR_BS_PPDSDR_BS3            (0x08)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_IRQ */
#define MCF_GPIO_PPDSDR_IRQ_PPDSDR_IRQ(x)        (((x)&0x7F)<<1)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_USBH */
#define MCF_GPIO_PPDSDR_USBH_PPDSDR_USBH0        (0x01)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_USBL */
#define MCF_GPIO_PPDSDR_USBL_PPDSDR_USBL0        (0x01)
#define MCF_GPIO_PPDSDR_USBL_PPDSDR_USBL1        (0x02)
#define MCF_GPIO_PPDSDR_USBL_PPDSDR_USBL2        (0x04)
#define MCF_GPIO_PPDSDR_USBL_PPDSDR_USBL3        (0x08)
#define MCF_GPIO_PPDSDR_USBL_PPDSDR_USBL4        (0x10)
#define MCF_GPIO_PPDSDR_USBL_PPDSDR_USBL5        (0x20)
#define MCF_GPIO_PPDSDR_USBL_PPDSDR_USBL6        (0x40)
#define MCF_GPIO_PPDSDR_USBL_PPDSDR_USBL7        (0x80)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_UARTH */
#define MCF_GPIO_PPDSDR_UARTH_PPDSDR_UART0       (0x01)
#define MCF_GPIO_PPDSDR_UARTH_PPDSDR_UART1       (0x02)
#define MCF_GPIO_PPDSDR_UARTH_PPDSDR_UART2       (0x04)
#define MCF_GPIO_PPDSDR_UARTH_PPDSDR_UART3       (0x08)

/* Bit definitions and macros for MCF_GPIO_PCLRR_BUSCTL */
#define MCF_GPIO_PCLRR_BUSCTL_PCLRR_BUSCTL0      (0x01)
#define MCF_GPIO_PCLRR_BUSCTL_PCLRR_BUSCTL1      (0x02)
#define MCF_GPIO_PCLRR_BUSCTL_PCLRR_BUSCTL2      (0x04)
#define MCF_GPIO_PCLRR_BUSCTL_PCLRR_BUSCTL3      (0x08)
#define MCF_GPIO_PCLRR_BUSCTL_PCLRR_BUSCTL4      (0x10)
#define MCF_GPIO_PCLRR_BUSCTL_PCLRR_BUSCTL5      (0x20)
#define MCF_GPIO_PCLRR_BUSCTL_PCLRR_BUSCTL6      (0x40)
#define MCF_GPIO_PCLRR_BUSCTL_PCLRR_BUSCTL7      (0x80)

/* Bit definitions and macros for MCF_GPIO_PCLRR_ADDR */
#define MCF_GPIO_PCLRR_ADDR_PCLRR_ADDR5          (0x20)
#define MCF_GPIO_PCLRR_ADDR_PCLRR_ADDR6          (0x40)
#define MCF_GPIO_PCLRR_ADDR_PCLRR_ADDR7          (0x80)

/* Bit definitions and macros for MCF_GPIO_PCLRR_CS */
#define MCF_GPIO_PCLRR_CS_PCLRR_CS1              (0x02)
#define MCF_GPIO_PCLRR_CS_PCLRR_CS2              (0x04)
#define MCF_GPIO_PCLRR_CS_PCLRR_CS3              (0x08)
#define MCF_GPIO_PCLRR_CS_PCLRR_CS4              (0x10)
#define MCF_GPIO_PCLRR_CS_PCLRR_CS5              (0x20)
#define MCF_GPIO_PCLRR_CS_PCLRR_CS6              (0x40)
#define MCF_GPIO_PCLRR_CS_PCLRR_CS7              (0x80)

/* Bit definitions and macros for MCF_GPIO_PCLRR_FEC0H */
#define MCF_GPIO_PCLRR_FEC0H_PCLRR_FEC0H0        (0x01)
#define MCF_GPIO_PCLRR_FEC0H_PCLRR_FEC0H1        (0x02)
#define MCF_GPIO_PCLRR_FEC0H_PCLRR_FEC0H2        (0x04)
#define MCF_GPIO_PCLRR_FEC0H_PCLRR_FEC0H3        (0x08)
#define MCF_GPIO_PCLRR_FEC0H_PCLRR_FEC0H4        (0x10)
#define MCF_GPIO_PCLRR_FEC0H_PCLRR_FEC0H5        (0x20)
#define MCF_GPIO_PCLRR_FEC0H_PCLRR_FEC0H6        (0x40)
#define MCF_GPIO_PCLRR_FEC0H_PCLRR_FEC0H7        (0x80)

/* Bit definitions and macros for MCF_GPIO_PCLRR_FEC0L */
#define MCF_GPIO_PCLRR_FEC0L_PCLRR_FEC0L0        (0x01)
#define MCF_GPIO_PCLRR_FEC0L_PCLRR_FEC0L1        (0x02)
#define MCF_GPIO_PCLRR_FEC0L_PCLRR_FEC0L2        (0x04)
#define MCF_GPIO_PCLRR_FEC0L_PCLRR_FEC0L3        (0x08)
#define MCF_GPIO_PCLRR_FEC0L_PCLRR_FEC0L4        (0x10)
#define MCF_GPIO_PCLRR_FEC0L_PCLRR_FEC0L5        (0x20)
#define MCF_GPIO_PCLRR_FEC0L_PCLRR_FEC0L6        (0x40)
#define MCF_GPIO_PCLRR_FEC0L_PCLRR_FEC0L7        (0x80)