mcf548x_gpio.h

motorola 针对coldfire 5275 评估板的Dbug bootloader源程序

#define MCF_GPIO_PDDR_FEC0L_PDDR_FEC0L4              (0x10)
#define MCF_GPIO_PDDR_FEC0L_PDDR_FEC0L5              (0x20)
#define MCF_GPIO_PDDR_FEC0L_PDDR_FEC0L6              (0x40)
#define MCF_GPIO_PDDR_FEC0L_PDDR_FEC0L7              (0x80)

/* Bit definitions and macros for MCF_GPIO_PDDR_FEC1H */
#define MCF_GPIO_PDDR_FEC1H_PDDR_FEC1H0              (0x01)
#define MCF_GPIO_PDDR_FEC1H_PDDR_FEC1H1              (0x02)
#define MCF_GPIO_PDDR_FEC1H_PDDR_FEC1H2              (0x04)
#define MCF_GPIO_PDDR_FEC1H_PDDR_FEC1H3              (0x08)
#define MCF_GPIO_PDDR_FEC1H_PDDR_FEC1H4              (0x10)
#define MCF_GPIO_PDDR_FEC1H_PDDR_FEC1H5              (0x20)
#define MCF_GPIO_PDDR_FEC1H_PDDR_FEC1H6              (0x40)
#define MCF_GPIO_PDDR_FEC1H_PDDR_FEC1H7              (0x80)

/* Bit definitions and macros for MCF_GPIO_PDDR_FEC1L */
#define MCF_GPIO_PDDR_FEC1L_PDDR_FEC1L0              (0x01)
#define MCF_GPIO_PDDR_FEC1L_PDDR_FEC1L1              (0x02)
#define MCF_GPIO_PDDR_FEC1L_PDDR_FEC1L2              (0x04)
#define MCF_GPIO_PDDR_FEC1L_PDDR_FEC1L3              (0x08)
#define MCF_GPIO_PDDR_FEC1L_PDDR_FEC1L4              (0x10)
#define MCF_GPIO_PDDR_FEC1L_PDDR_FEC1L5              (0x20)
#define MCF_GPIO_PDDR_FEC1L_PDDR_FEC1L6              (0x40)
#define MCF_GPIO_PDDR_FEC1L_PDDR_FEC1L7              (0x80)

/* Bit definitions and macros for MCF_GPIO_PDDR_FECI2C */
#define MCF_GPIO_PDDR_FECI2C_PDDR_FECI2C0            (0x01)
#define MCF_GPIO_PDDR_FECI2C_PDDR_FECI2C1            (0x02)
#define MCF_GPIO_PDDR_FECI2C_PDDR_FECI2C2            (0x04)
#define MCF_GPIO_PDDR_FECI2C_PDDR_FECI2C3            (0x08)

/* Bit definitions and macros for MCF_GPIO_PDDR_PCIBG */
#define MCF_GPIO_PDDR_PCIBG_PDDR_PCIBG0              (0x01)
#define MCF_GPIO_PDDR_PCIBG_PDDR_PCIBG1              (0x02)
#define MCF_GPIO_PDDR_PCIBG_PDDR_PCIBG2              (0x04)
#define MCF_GPIO_PDDR_PCIBG_PDDR_PCIBG3              (0x08)
#define MCF_GPIO_PDDR_PCIBG_PDDR_PCIBG4              (0x10)

/* Bit definitions and macros for MCF_GPIO_PDDR_PCIBR */
#define MCF_GPIO_PDDR_PCIBR_PDDR_PCIBR0              (0x01)
#define MCF_GPIO_PDDR_PCIBR_PDDR_PCIBR1              (0x02)
#define MCF_GPIO_PDDR_PCIBR_PDDR_PCIBR2              (0x04)
#define MCF_GPIO_PDDR_PCIBR_PDDR_PCIBR3              (0x08)
#define MCF_GPIO_PDDR_PCIBR_PDDR_PCIBR4              (0x10)

/* Bit definitions and macros for MCF_GPIO_PDDR_PSC3PSC2 */
#define MCF_GPIO_PDDR_PSC3PSC2_PDDR_PSC3PSC20        (0x01)
#define MCF_GPIO_PDDR_PSC3PSC2_PDDR_PSC3PSC21        (0x02)
#define MCF_GPIO_PDDR_PSC3PSC2_PDDR_PSC3PSC22        (0x04)
#define MCF_GPIO_PDDR_PSC3PSC2_PDDR_PSC3PSC23        (0x08)
#define MCF_GPIO_PDDR_PSC3PSC2_PDDR_PSC3PSC24        (0x10)
#define MCF_GPIO_PDDR_PSC3PSC2_PDDR_PSC3PSC25        (0x20)
#define MCF_GPIO_PDDR_PSC3PSC2_PDDR_PSC3PSC26        (0x40)
#define MCF_GPIO_PDDR_PSC3PSC2_PDDR_PSC3PSC27        (0x80)

/* Bit definitions and macros for MCF_GPIO_PDDR_PSC1PSC0 */
#define MCF_GPIO_PDDR_PSC1PSC0_PDDR_PSC1PSC00        (0x01)
#define MCF_GPIO_PDDR_PSC1PSC0_PDDR_PSC1PSC01        (0x02)
#define MCF_GPIO_PDDR_PSC1PSC0_PDDR_PSC1PSC02        (0x04)
#define MCF_GPIO_PDDR_PSC1PSC0_PDDR_PSC1PSC03        (0x08)
#define MCF_GPIO_PDDR_PSC1PSC0_PDDR_PSC1PSC04        (0x10)
#define MCF_GPIO_PDDR_PSC1PSC0_PDDR_PSC1PSC05        (0x20)
#define MCF_GPIO_PDDR_PSC1PSC0_PDDR_PSC1PSC06        (0x40)
#define MCF_GPIO_PDDR_PSC1PSC0_PDDR_PSC1PSC07        (0x80)

/* Bit definitions and macros for MCF_GPIO_PDDR_DSPI */
#define MCF_GPIO_PDDR_DSPI_PDDR_DSPI0                (0x01)
#define MCF_GPIO_PDDR_DSPI_PDDR_DSPI1                (0x02)
#define MCF_GPIO_PDDR_DSPI_PDDR_DSPI2                (0x04)
#define MCF_GPIO_PDDR_DSPI_PDDR_DSPI3                (0x08)
#define MCF_GPIO_PDDR_DSPI_PDDR_DSPI4                (0x10)
#define MCF_GPIO_PDDR_DSPI_PDDR_DSPI5                (0x20)
#define MCF_GPIO_PDDR_DSPI_PDDR_DSPI6                (0x40)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_FBCTL */
#define MCF_GPIO_PPDSDR_FBCTL_PPDSDR_FBCTL0          (0x01)
#define MCF_GPIO_PPDSDR_FBCTL_PPDSDR_FBCTL1          (0x02)
#define MCF_GPIO_PPDSDR_FBCTL_PPDSDR_FBCTL2          (0x04)
#define MCF_GPIO_PPDSDR_FBCTL_PPDSDR_FBCTL3          (0x08)
#define MCF_GPIO_PPDSDR_FBCTL_PPDSDR_FBCTL4          (0x10)
#define MCF_GPIO_PPDSDR_FBCTL_PPDSDR_FBCTL5          (0x20)
#define MCF_GPIO_PPDSDR_FBCTL_PPDSDR_FBCTL6          (0x40)
#define MCF_GPIO_PPDSDR_FBCTL_PPDSDR_FBCTL7          (0x80)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_FBCS */
#define MCF_GPIO_PPDSDR_FBCS_PPDSDR_FBCS1            (0x02)
#define MCF_GPIO_PPDSDR_FBCS_PPDSDR_FBCS2            (0x04)
#define MCF_GPIO_PPDSDR_FBCS_PPDSDR_FBCS3            (0x08)
#define MCF_GPIO_PPDSDR_FBCS_PPDSDR_FBCS4            (0x10)
#define MCF_GPIO_PPDSDR_FBCS_PPDSDR_FBCS5            (0x20)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_DMA */
#define MCF_GPIO_PPDSDR_DMA_PPDSDR_DMA0              (0x01)
#define MCF_GPIO_PPDSDR_DMA_PPDSDR_DMA1              (0x02)
#define MCF_GPIO_PPDSDR_DMA_PPDSDR_DMA2              (0x04)
#define MCF_GPIO_PPDSDR_DMA_PPDSDR_DMA3              (0x08)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_FEC0H */
#define MCF_GPIO_PPDSDR_FEC0H_PPDSDR_FEC0H0          (0x01)
#define MCF_GPIO_PPDSDR_FEC0H_PPDSDR_FEC0H1          (0x02)
#define MCF_GPIO_PPDSDR_FEC0H_PPDSDR_FEC0H2          (0x04)
#define MCF_GPIO_PPDSDR_FEC0H_PPDSDR_FEC0H3          (0x08)
#define MCF_GPIO_PPDSDR_FEC0H_PPDSDR_FEC0H4          (0x10)
#define MCF_GPIO_PPDSDR_FEC0H_PPDSDR_FEC0H5          (0x20)
#define MCF_GPIO_PPDSDR_FEC0H_PPDSDR_FEC0H6          (0x40)
#define MCF_GPIO_PPDSDR_FEC0H_PPDSDR_FEC0H7          (0x80)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_FEC0L */
#define MCF_GPIO_PPDSDR_FEC0L_PPDSDR_FEC0L0          (0x01)
#define MCF_GPIO_PPDSDR_FEC0L_PPDSDR_FEC0L1          (0x02)
#define MCF_GPIO_PPDSDR_FEC0L_PPDSDR_FEC0L2          (0x04)
#define MCF_GPIO_PPDSDR_FEC0L_PPDSDR_FEC0L3          (0x08)
#define MCF_GPIO_PPDSDR_FEC0L_PPDSDR_FEC0L4          (0x10)
#define MCF_GPIO_PPDSDR_FEC0L_PPDSDR_FEC0L5          (0x20)
#define MCF_GPIO_PPDSDR_FEC0L_PPDSDR_FEC0L6          (0x40)
#define MCF_GPIO_PPDSDR_FEC0L_PPDSDR_FEC0L7          (0x80)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_FEC1H */
#define MCF_GPIO_PPDSDR_FEC1H_PPDSDR_FEC1H0          (0x01)
#define MCF_GPIO_PPDSDR_FEC1H_PPDSDR_FEC1H1          (0x02)
#define MCF_GPIO_PPDSDR_FEC1H_PPDSDR_FEC1H2          (0x04)
#define MCF_GPIO_PPDSDR_FEC1H_PPDSDR_FEC1H3          (0x08)
#define MCF_GPIO_PPDSDR_FEC1H_PPDSDR_FEC1H4          (0x10)
#define MCF_GPIO_PPDSDR_FEC1H_PPDSDR_FEC1H5          (0x20)
#define MCF_GPIO_PPDSDR_FEC1H_PPDSDR_FEC1H6          (0x40)
#define MCF_GPIO_PPDSDR_FEC1H_PPDSDR_FEC1H7          (0x80)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_FEC1L */
#define MCF_GPIO_PPDSDR_FEC1L_PPDSDR_FEC1L0          (0x01)
#define MCF_GPIO_PPDSDR_FEC1L_PPDSDR_FEC1L1          (0x02)
#define MCF_GPIO_PPDSDR_FEC1L_PPDSDR_FEC1L2          (0x04)
#define MCF_GPIO_PPDSDR_FEC1L_PPDSDR_FEC1L3          (0x08)
#define MCF_GPIO_PPDSDR_FEC1L_PPDSDR_FEC1L4          (0x10)
#define MCF_GPIO_PPDSDR_FEC1L_PPDSDR_FEC1L5          (0x20)
#define MCF_GPIO_PPDSDR_FEC1L_PPDSDR_FEC1L6          (0x40)
#define MCF_GPIO_PPDSDR_FEC1L_PPDSDR_FEC1L7          (0x80)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_FECI2C */
#define MCF_GPIO_PPDSDR_FECI2C_PPDSDR_FECI2C0        (0x01)
#define MCF_GPIO_PPDSDR_FECI2C_PPDSDR_FECI2C1        (0x02)
#define MCF_GPIO_PPDSDR_FECI2C_PPDSDR_FECI2C2        (0x04)
#define MCF_GPIO_PPDSDR_FECI2C_PPDSDR_FECI2C3        (0x08)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_PCIBG */
#define MCF_GPIO_PPDSDR_PCIBG_PPDSDR_PCIBG0          (0x01)
#define MCF_GPIO_PPDSDR_PCIBG_PPDSDR_PCIBG1          (0x02)
#define MCF_GPIO_PPDSDR_PCIBG_PPDSDR_PCIBG2          (0x04)
#define MCF_GPIO_PPDSDR_PCIBG_PPDSDR_PCIBG3          (0x08)
#define MCF_GPIO_PPDSDR_PCIBG_PPDSDR_PCIBG4          (0x10)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_PCIBR */
#define MCF_GPIO_PPDSDR_PCIBR_PPDSDR_PCIBR0          (0x01)
#define MCF_GPIO_PPDSDR_PCIBR_PPDSDR_PCIBR1          (0x02)
#define MCF_GPIO_PPDSDR_PCIBR_PPDSDR_PCIBR2          (0x04)
#define MCF_GPIO_PPDSDR_PCIBR_PPDSDR_PCIBR3          (0x08)
#define MCF_GPIO_PPDSDR_PCIBR_PPDSDR_PCIBR4          (0x10)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_PSC3PSC2 */
#define MCF_GPIO_PPDSDR_PSC3PSC2_PPDSDR_PSC3PSC20    (0x01)
#define MCF_GPIO_PPDSDR_PSC3PSC2_PPDSDR_PSC3PSC21    (0x02)
#define MCF_GPIO_PPDSDR_PSC3PSC2_PPDSDR_PSC3PSC22    (0x04)
#define MCF_GPIO_PPDSDR_PSC3PSC2_PPDSDR_PSC3PSC23    (0x08)
#define MCF_GPIO_PPDSDR_PSC3PSC2_PDDR_PSC3PSC24      (0x10)
#define MCF_GPIO_PPDSDR_PSC3PSC2_PDDR_PSC3PSC25      (0x20)
#define MCF_GPIO_PPDSDR_PSC3PSC2_PPDSDR_PSC3PSC26    (0x40)
#define MCF_GPIO_PPDSDR_PSC3PSC2_PPDSDR_PSC3PSC27    (0x80)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_PSC1PSC0 */
#define MCF_GPIO_PPDSDR_PSC1PSC0_PPDSDR_PSC1PSC00    (0x01)
#define MCF_GPIO_PPDSDR_PSC1PSC0_PDDR_PSC1PSC01      (0x02)
#define MCF_GPIO_PPDSDR_PSC1PSC0_PPDSDR_PSC1PSC02    (0x04)
#define MCF_GPIO_PPDSDR_PSC1PSC0_PDDR_PSC1PSC03      (0x08)
#define MCF_GPIO_PPDSDR_PSC1PSC0_PPDSDR_PSC1PSC04    (0x10)
#define MCF_GPIO_PPDSDR_PSC1PSC0_PPDSDR_PSC1PSC05    (0x20)
#define MCF_GPIO_PPDSDR_PSC1PSC0_PPDSDR_PSC1PSC06    (0x40)
#define MCF_GPIO_PPDSDR_PSC1PSC0_PPDSDR_PSC1PSC07    (0x80)

/* Bit definitions and macros for MCF_GPIO_PPDSDR_DSPI */
#define MCF_GPIO_PPDSDR_DSPI_PPDSDR_DSPI0            (0x01)
#define MCF_GPIO_PPDSDR_DSPI_PPDSDR_DSPI1            (0x02)
#define MCF_GPIO_PPDSDR_DSPI_PPDSDR_DSPI2            (0x04)
#define MCF_GPIO_PPDSDR_DSPI_PPDSDR_DSPI3            (0x08)
#define MCF_GPIO_PPDSDR_DSPI_PDDR_DSPI4              (0x10)
#define MCF_GPIO_PPDSDR_DSPI_PPDSDR_DSPI5            (0x20)
#define MCF_GPIO_PPDSDR_DSPI_PPDSDR_DSPI6            (0x40)

/* Bit definitions and macros for MCF_GPIO_PCLRR_FBCTL */
#define MCF_GPIO_PCLRR_FBCTL_PCLRR_FBCTL0            (0x01)
#define MCF_GPIO_PCLRR_FBCTL_PCLRR_FBCTL1            (0x02)
#define MCF_GPIO_PCLRR_FBCTL_PCLRR_FBCTL2            (0x04)
#define MCF_GPIO_PCLRR_FBCTL_PCLRR_FBCTL3            (0x08)
#define MCF_GPIO_PCLRR_FBCTL_PCLRR_FBCTL4            (0x10)
#define MCF_GPIO_PCLRR_FBCTL_PCLRR_FBCTL5            (0x20)
#define MCF_GPIO_PCLRR_FBCTL_PCLRR_FBCTL6            (0x40)
#define MCF_GPIO_PCLRR_FBCTL_PCLRR_FBCTL7            (0x80)

/* Bit definitions and macros for MCF_GPIO_PCLRR_FBCS */
#define MCF_GPIO_PCLRR_FBCS_PCLRR_FBCS1              (0x02)
#define MCF_GPIO_PCLRR_FBCS_PCLRR_FBCS2              (0x04)
#define MCF_GPIO_PCLRR_FBCS_PCLRR_FBCS3              (0x08)
#define MCF_GPIO_PCLRR_FBCS_PCLRR_FBCS4              (0x10)
#define MCF_GPIO_PCLRR_FBCS_PCLRR_FBCS5              (0x20)

/* Bit definitions and macros for MCF_GPIO_PCLRR_DMA */
#define MCF_GPIO_PCLRR_DMA_PCLRR_DMA0                (0x01)
#define MCF_GPIO_PCLRR_DMA_PCLRR_DMA1                (0x02)
#define MCF_GPIO_PCLRR_DMA_PCLRR_DMA2                (0x04)
#define MCF_GPIO_PCLRR_DMA_PCLRR_DMA3                (0x08)

/* Bit definitions and macros for MCF_GPIO_PCLRR_FEC0H */
#define MCF_GPIO_PCLRR_FEC0H_PCLRR_FEC0H0            (0x01)
#define MCF_GPIO_PCLRR_FEC0H_PCLRR_FEC0H1            (0x02)
#define MCF_GPIO_PCLRR_FEC0H_PCLRR_FEC0H2            (0x04)
#define MCF_GPIO_PCLRR_FEC0H_PCLRR_FEC0H3            (0x08)
#define MCF_GPIO_PCLRR_FEC0H_PCLRR_FEC0H4            (0x10)
#define MCF_GPIO_PCLRR_FEC0H_PCLRR_FEC0H5            (0x20)
#define MCF_GPIO_PCLRR_FEC0H_PCLRR_FEC0H6            (0x40)
#define MCF_GPIO_PCLRR_FEC0H_PCLRR_FEC0H7            (0x80)

/* Bit definitions and macros for MCF_GPIO_PCLRR_FEC0L */
#define MCF_GPIO_PCLRR_FEC0L_PCLRR_FEC0L0            (0x01)
#define MCF_GPIO_PCLRR_FEC0L_PODR_FEC0L1             (0x02)
#define MCF_GPIO_PCLRR_FEC0L_PCLRR_FEC0L2            (0x04)
#define MCF_GPIO_PCLRR_FEC0L_PCLRR_FEC0L3            (0x08)
#define MCF_GPIO_PCLRR_FEC0L_PODR_FEC0L4             (0x10)
#define MCF_GPIO_PCLRR_FEC0L_PODR_FEC0L5             (0x20)
#define MCF_GPIO_PCLRR_FEC0L_PODR_FEC0L6             (0x40)
#define MCF_GPIO_PCLRR_FEC0L_PCLRR_FEC0L7            (0x80)

/* Bit definitions and macros for MCF_GPIO_PCLRR_FEC1H */
#define MCF_GPIO_PCLRR_FEC1H_PCLRR_FEC1H0            (0x01)
#define MCF_GPIO_PCLRR_FEC1H_PCLRR_FEC1H1            (0x02)
#define MCF_GPIO_PCLRR_FEC1H_PCLRR_FEC1H2            (0x04)