低频数字式相位测量仪(程序清单).txt

低频相位测量系统

            10K9.1K-0.09
            20K17.9-0.105
       
       
       
       
       
       
       
       
       
       
       
       
       
       
       
       
       
      4.3 误差分析
      4.3.1 相位误差
      4.3.1.1相位测量仪的相位误差
      1 时基误差：A/D采样时，由于采样时钟不稳定或者受到干扰的影响，采样时间间隔不均匀，造成采得信号的时间间隔有偏差。
      2 噪声的混入：相位测试中，被测正弦信号会不可避免地混入噪声，噪声信号叠加于正弦信号之上，使正弦波的过零点发生偏移。
      采用小波技术处理A/D采样后得到的信号，对混入的采集噪声及直流、谐波分量进行抑除，之后用两信号最大点的时间间隔求取相位差，可减小误差。
      4.3.1.2 数字式移相信号发生器的相位误差
      1 
      相位量化误差:由于波形是通过一系列有限的离散采样点表示的，这就不可避免地引入了相位量化误差，增加采样点数可减小误差。本设计一个周期内取720个采样点。
      2 舍位引起的误差:在DDFS中，由于对分频系数k进行四舍五入，会不可避免的产生相位误差。
      4.3.2 频率误差
      由式(2-1-3)可知，若忽略标频fosc的误差，则等精度测频可能产生的相对误差为： 
                      式 (4-3-1)     
      其中 fxe为被测信号频率的准确值。在测量中，由于fx计数的起停时间都是由该信号的上升测触发的，在闸门时间τ内对fx的计数Nx无误差
                               式（4-3-2）
      对fs的计数Ns最多相差一个数的误差，即：|ΔNs|≤1,其测量频率为：
                       式（4-3-3）
      将式(2-1-3)和式（4-3-3）代入式(4-3-1)，并整理得：
                  式（4-3-4）
      由上式可以看出，测量频率的相对误差与被测信号频率的大小无关，仅与闸门时间和标准信号频率有关，闸门时间越长，标准频率越高，测频的相对误差就越小。
      4.3.3 幅值量化误差
      由于ROM中存储的数据字长和D/A位数有限，所以D/A进行幅值量化时会产生幅值量化误差，增加数据字长和D/A位数将可以减少这种误差。
      5结论
          本系统完成了题目基本部分的全部要求和发挥部分的大部分要求，个别指标由于时间有限只完成相应的软件和硬件设计，整体调试还不够完善。
      参考文献：
      1．  潘松，黄继业.EDA技术实用教程[M].北京：科学出版社.2002.10第一版.
      2．  全国大学生电子设计竞赛组委会.第五届全国大学生电子设计竞赛获奖作品选编(2001)[M]. 北京:北京理工大学出版社.2003.1第一版.
      3．  张友汉.电子线路设计应用手册[M].福建：福建科学技术出版社.2000.7第一版.
      4．  沈维聪，刘义菊. 数字移相技术的分析和实现. http://www.21ic.com.2003年.
      附 录:
      1、元器件明细表：
            名  称参  数个  数
            最小系统板FPGA2
            电 容220uF6
            0.1uF6
            333PF2
            电 阻10K60
             
            5 K30
            1K15
             
            10030
             
            集成块AD75202
            AD75242
            LM3931
            TLC0825
            三极管901212
            二极管1N40076
            拨 盘 1
            数码管 3
            开 关 4
            置数开关 2
            发光二极管 1
            排 阻10K4
            排针 8

       
      2、程序清单
      一、数字式移相信号发生器程序清单：
      （1）顶层模块
      *   模块功能:本模块为顶层模块进行顶层映射,实现底层模块的连接   *
      library IEEE;
      use IEEE.STD_LOGIC_1164.ALL;
      use IEEE.STD_LOGIC_ARITH.ALL;
      use IEEE.STD_LOGIC_UNSIGNED.ALL;
      entity top is
          port( clk0 : in std_logic;--50MHz基准时钟信号;
           set0, butt1, butt2 : in std_logic;--确定按键,幅值增,减;
            butt0,sw1_0,sw2_0 : in std_logic; --选折开关,量程扩长* 10档;
           data3, data2, data1,data0 : in std_logic_vector(3 downto 
      0);--拨码盘BCD码输入;
            lcd : out std_logic_vector(7 downto 0);--BCD码输出;
           shift : out std_logic_vector(3 downto 0);--位选信号;
            dd0, dd1 : out std_logic_vector(7 downto 0);--控制D/A进行幅度调节;
           a0, a1 : out std_logic_vector(9 downto 0));--正弦波幅值输出;
      end top;
      architecture Behavioral of top is
       component move_phase
          Port ( clk4:in std_logic;
                     sw1,sw2:in std_logic;
                             --sign1:in std_logic;
                              --d_4 : out std_logic_vector(7 downto 0)
                             bcd00_4,bcd10_4,bcd20_4,bcd30_4:in integer range 0 
      to 10;
                             shift_4:out std_logic_vector(3 downto 0);
                             lcd_4:out std_logic_vector(7 downto 0));
       end component;
        component wave_generator
          Port (clk1 : in std_logic;
                      f_1:in std_logic_vector(8 downto 0);
                 d : out std_logic_vector(7 downto 0));
       end component;
      component fupin_control
         Port ( clk2,sw1_2,sw2_2 ,set_2,butt0_2,butt1_2,butt2_2: in std_logic;
                 --tmp_2 : in integer range 0 to 9999;
                            data0_2,data1_2,data2_2,data3_2:in 
      std_logic_vector(3 downto 0);
                 d_2 : in std_logic_vector(7 downto 0);
                               dd0_2, dd1_2 : out std_logic_vector(7 downto 0);
                 a0_2, a1_2 : out std_logic_vector(9 downto 0);
                             f_2:out std_logic_vector(8 downto 0));
       end component;
       component yima
          Port (clk3,set3:in std_logic;
                     --amp0,amp1:in std_logic;
                            sw1_3,sw2_3:in std_logic;
                            --tmp :  in integer range 0 to 9999;
                            --tmpp :in std_logic_vector(8 downto 0);
                            data0_3,data1_3,data2_3,data3_3:in 
      std_logic_vector(3 downto 0);
                            bcd00_3,bcd10_3,bcd20_3,bcd30_3 : out integer range 
      0 to 10 );
       end component;
      signal  bcd0_4,bcd1_4,bcd2_4,bcd3_4: integer range 0 to 10;
      signal f_cont:std_logic_vector(8 downto 0);
      signal d_cont :std_logic_vector(7 downto 0);
      begin
         u1:move_phase port 
      map(clk4=>clk0,sw1=>sw1_0,sw2=>sw2_0,bcd00_4=>bcd0_4,bcd10_4=>bcd1_4,bcd20_4=>bcd2_4,bcd30_4=>bcd3_4,shift_4=>shift,lcd_4=>lcd);
             u2:wave_generator port map(clk1=>clk0,f_1=>f_cont,d=>d_cont);
         u3:fupin_control port map 
      (clk2=>clk0,sw1_2=>sw1_0,sw2_2=>sw2_0,set_2=>set0,
                                        
      butt0_2=>butt0,butt1_2=>butt1,butt2_2=>butt2,data0_2=>data0,
                                        
      data1_2=>data1,data2_2=>data2,data3_2=>data3,d_2=>d_cont,dd0_2=>dd0,
                                                                            
      dd1_2=>dd1,a0_2=>a0,a1_2=>a1,f_2=>f_cont);
             u4:yima          port 
      map(clk3=>clk0,set3=>set0,sw1_3=>sw1_0,sw2_3=>sw2_0,data0_3=>data0,data1_3=>data1,data2_3=>data2, 
                                 
      data3_3=>data3,bcd00_3=>bcd0_4,bcd10_3=>bcd1_4,bcd20_3=>bcd2_4,bcd30_3=>bcd3_4);
      end Behavioral;
      （1）      幅值控制模块
      library IEEE;
      use IEEE.STD_LOGIC_1164.ALL;
      use IEEE.STD_LOGIC_ARITH.ALL;
      use IEEE.STD_LOGIC_UNSIGNED.ALL;
       
      entity fupin_control is
      Port ( clk2,sw1_2,sw2_2 ,set_2,butt0_2,butt1_2,butt2_2: in std_logic;
                d_2 :in  std_logic_vector(7 downto 0);
                             data0_2,data1_2,data2_2,data3_2:in 
      std_logic_vector(3 downto 0);
                 --tmpp_2 : in std_logic_vector(8 downto 0);
                               dd0_2, dd1_2 : out std_logic_vector(7 downto 0);
                 a0_2, a1_2 : out std_logic_vector(9 downto 0);
                             f_2:out std_logic_vector(8 downto 0));
      end fupin_control;
       
      architecture Behavioral of fupin_control is
      signal sign, sign1 : std_logic;
      signal f0, f1 : std_logic_vector( 8 downto 0 );
      signal qq : integer range 0 to 78125000;
      signal b : integer range 0 to 78125000;
      signal tmpp:std_logic_vector(8 downto 0);
      signal tmp:integer range 0 to 9999;
      --signal d : std_logic_vector(7 downto 0);
      signal amp0, amp1 : std_logic_vector(9 downto 0);
      signal coun : integer range 0 to 78125000;
      begin
      qq<=138889 when sign1='0' else
          13889  when sign1='1';
      process(clk2)
      variable ds : std_logic;
      begin
       if rising_edge(clk2) then 
          if ds='1' then f_2<=f0; ds:=not ds; dd1_2<=d_2;
          else f_2<=f1; ds:=not ds; dd0_2<=d_2;
          end if;
      end if;
      end process;
      --qqq<= 500000 when ss="1000" else 
      --      5000000 when ss="0100" else
      --      50000000 when ss="0010" else
      --      50000;
      process(clk2) 
      variable count4 : integer range 0 to 6250000;
      variable count, cc : integer range 0 to 78125000;
      variable count3 : integer range 0 to 250000000;
      variable count1 : integer range 0 to 12500000;
      variable count0 : integer range 0 to 3249999;
      variable ddd : std_logic_vector(9 downto 0);
      variable dd0,dd1,dd2,dd3,dd4 : integer range 0 to 255;
      variable adr : integer range 0 to 63;
      variable vc : integer range 0 to 12499999;
      begin
       if rising_edge(clk2) then
        if sw1_2='0' then    --当sw1='0',sw2='1' 则幅度调节;
          if sw2_2='1' then
            if set_2='1' then f1<=(others=>'0'); f0<=(others=>'0'); sign<='1';