mpc5554.h

MPC5554处理器的初始化例程

                vuint32_t BW0:1;
                vuint32_t SP0:1;
                vuint32_t WP0:1;
                vuint32_t TP0:1;

                vuint32_t BW1:1;        /* CAN_B */
                vuint32_t SP1:1;
                vuint32_t WP1:1;
                vuint32_t TP1:1;

                vuint32_t BW2:1;
                vuint32_t SP2:1;
                vuint32_t WP2:1;
                vuint32_t TP2:1;

                  vuint32_t:4;

                  vuint32_t:4;

                  vuint32_t:12;
            } B;
        } OPACR2;

        union {
            vuint32_t R;
            struct {

                vuint32_t:4;

                vuint32_t:24;
                vuint32_t BW7:1;
                vuint32_t SP7:1;
                vuint32_t WP7:1;
                vuint32_t TP7:1;
            } B;
        } OPACR3;

    };
/****************************************************************************/
/*                     MODULE : FMPLL                                       */
/****************************************************************************/
    struct FMPLL_tag {
        union {
            vuint32_t R;
            struct {
                vuint32_t:1;
                vuint32_t PREDIV:3;
                vuint32_t MFD:5;
                  vuint32_t:1;
                vuint32_t RFD:3;
                vuint32_t LOCEN:1;
                vuint32_t LOLRE:1;
                vuint32_t LOCRE:1;
                vuint32_t DISCLK:1;
                vuint32_t LOLIRQ:1;
                vuint32_t LOCIRQ:1;
                vuint32_t RATE:1;
                vuint32_t DEPTH:2;
                vuint32_t EXP:10;
            } B;
        } SYNCR;

        union {
            vuint32_t R;
            struct {
                vuint32_t:22;
                vuint32_t LOLF:1;
                vuint32_t LOC:1;
                vuint32_t MODE:1;
                vuint32_t PLLSEL:1;
                vuint32_t PLLREF:1;
                vuint32_t LOCKS:1;
                vuint32_t LOCK:1;
                vuint32_t LOCF:1;
                vuint32_t CALDONE:1;
                vuint32_t CALPASS:1;
            } B;
        } SYNSR;

    };
/****************************************************************************/
/*                     MODULE : External Bus Interface (EBI)                */
/****************************************************************************/
    struct CS_tag {
        union {                 /* Base Register Bank */
            vuint32_t R;
            struct {
                vuint32_t BA:17;
                  vuint32_t:3;
                vuint32_t PS:1;
                  vuint32_t:4;
                vuint32_t BL:1;
                vuint32_t WEBS:1;
                vuint32_t TBDIP:1;
                  vuint32_t:2;
                vuint32_t BI:1;
                vuint32_t V:1;
            } B;
        } BR;

        union {                 /* Option Register Bank */
            vuint32_t R;
            struct {
                vuint32_t AM:17;
                  vuint32_t:7;
                vuint32_t SCY:4;
                  vuint32_t:1;
                vuint32_t BSCY:2;
                  vuint32_t:1;
            } B;
        } OR;
    };
    struct EBI_tag {
        union {                 /* Module Configuration Register */
            vuint32_t R;
            struct {
                vuint32_t:5;
                vuint32_t SIZEEN:1;
                vuint32_t SIZE:2;
                  vuint32_t:8;
                vuint32_t ACGE:1;
                vuint32_t EXTM:1;
                vuint32_t EARB:1;
                vuint32_t EARP:2;
                  vuint32_t:4;
                vuint32_t MDIS:1;
                  vuint32_t:5;
                vuint32_t DBM:1;
            } B;
        } MCR;

        uint32_t EBI_reserved1;

        union {                 /* Transfer Error Status Register */
            vuint32_t R;
            struct {
                vuint32_t:30;
                vuint32_t TEAF:1;
                vuint32_t BMTF:1;
            } B;
        } TESR;

        union {                 /* Bus Monitor Control Register */
            vuint32_t R;
            struct {
                vuint32_t:16;
                vuint32_t BMT:8;
                vuint32_t BME:1;
                  vuint32_t:7;
            } B;
        } BMCR;

        struct CS_tag CS[4];

    };
/****************************************************************************/
/*                     MODULE : FLASH                                       */
/****************************************************************************/
    struct FLASH_tag {
        union {                 /* Module Configuration Register */
            vuint32_t R;
            struct {
                vuint32_t:4;
                vuint32_t SIZE:4;
                  vuint32_t:1;
                vuint32_t LAS:3;
                  vuint32_t:3;
                vuint32_t MAS:1;
                vuint32_t EER:1;
                vuint32_t RWE:1;
                vuint32_t BBEPE:1;
                vuint32_t EPE:1;
                vuint32_t PEAS:1;
                vuint32_t DONE:1;
                vuint32_t PEG:1;
                  vuint32_t:2;
                vuint32_t STOP:1;
                  vuint32_t:1;
                vuint32_t PGM:1;
                vuint32_t PSUS:1;
                vuint32_t ERS:1;
                vuint32_t ESUS:1;
                vuint32_t EHV:1;
            } B;
        } MCR;

        union {                 /* LML Register */
            vuint32_t R;
            struct {
                vuint32_t LME:1;
                  vuint32_t:10;
                vuint32_t SLOCK:1;
                vuint32_t MLOCK:4;
                vuint32_t LLOCK:16;
            } B;
        } LMLR;

        union {                 /* HL Register */
            vuint32_t R;
            struct {
                vuint32_t HBE:1;
                  vuint32_t:3;
                vuint32_t HBLOCK:28;
            } B;
        } HLR;

        union {                 /* SLML Register */
            vuint32_t R;
            struct {
                vuint32_t SLE:1;
                  vuint32_t:10;
                vuint32_t SSLOCK:1;
                vuint32_t SMLOCK:4;
                vuint32_t SLLOCK:16;
            } B;
        } SLMLR;

        union {                 /* LMS Register */
            vuint32_t R;
            struct {
                vuint32_t:12;
                vuint32_t MSEL:4;
                vuint32_t LSEL:16;
            } B;
        } LMSR;

        union {
            vuint32_t R;
            struct {
                vuint32_t:4;
                vuint32_t HBSEL:28;
            } B;
        } HSR;

        union {
            vuint32_t R;
            struct {
                vuint32_t:10;
                vuint32_t ADDR:19;
                  vuint32_t:3;
            } B;
        } AR;

        union {
            vuint32_t R;
            struct {

                vuint32_t:11;

                vuint32_t:1;

                vuint32_t M3PFE:1;
                vuint32_t M2PFE:1;
                vuint32_t M1PFE:1;
                vuint32_t M0PFE:1;
                vuint32_t APC:3;
                vuint32_t WWSC:2;
                vuint32_t RWSC:3;
                vuint32_t DPFEN:2;
                vuint32_t IPFEN:2;
                vuint32_t PFLIM:3;
                vuint32_t BFEN:1;
            } B;
        } BIUCR;

        union {
            vuint32_t R;
            struct {

                vuint32_t:22;

                vuint32_t:2;

                vuint32_t M3AP:2;
                vuint32_t M2AP:2;
                vuint32_t M1AP:2;
                vuint32_t M0AP:2;
            } B;
        } BIUAPR;

    };
/****************************************************************************/
/*                     MODULE : SIU                                         */
/****************************************************************************/
    struct SIU_tag {
        int32_t SIU_reserved0;

        union {                 /* MCU ID Register */
            vuint32_t R;
            struct {
                vuint32_t PARTNUM:16;
                vuint32_t MASKNUM:16;
            } B;
        } MIDR;
        int32_t SIU_reserved00;

        union {                 /* Reset Status Register */
            vuint32_t R;
            struct {
                vuint32_t PORS:1;
                vuint32_t ERS:1;
                vuint32_t LLRS:1;
                vuint32_t LCRS:1;
                vuint32_t WDRS:1;
                vuint32_t CRS:1;
                  vuint32_t:8;
                vuint32_t SSRS:1;
                vuint32_t SERF:1;
                vuint32_t WKPCFG:1;
                  vuint32_t:12;
                vuint32_t BOOTCFG:2;
                vuint32_t RGF:1;
            } B;
        } RSR;

        union {                 /* System Reset Control Register */