modsel.v

来自「DDS-320-func： 在采用 320x240 屏的设计实验箱上运行」· Verilog 代码 · 共 16 行

module ModSel (da1, da3, ModSel,da_out);

input[7:0] da1,da3;
input[1:0]	ModSel;
output[7:0] da_out;


reg[7:0]	da_out;


always
begin
	case (ModSel)
       0:
       begin
               da_out=da1>>1;//输出产生的正弦波，考虑到虚拟示波器的测量范