myctrl.v

来自「DDS-320-func： 在采用 320x240 屏的设计实验箱上运行」· Verilog 代码 · 共 17 行

module mainctrl( clk, phase,cs);
input clk;
output cs;
output[7:0] phase;

reg[13:0] counter;

always @(posedge clk)
  begin
	counter=counter+1;
  end

assign phase=counter[13:6];
assign cs=counter[3];
endmodule