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FIO2MASKU EQU (FIO_BASE_ADDR + 0x52)
FIO3MASKU EQU (FIO_BASE_ADDR + 0x72)
FIO4MASKU EQU (FIO_BASE_ADDR + 0x92)
FIO0PIN0 EQU (FIO_BASE_ADDR + 0x14)
FIO1PIN0 EQU (FIO_BASE_ADDR + 0x34)
FIO2PIN0 EQU (FIO_BASE_ADDR + 0x54)
FIO3PIN0 EQU (FIO_BASE_ADDR + 0x74)
FIO4PIN0 EQU (FIO_BASE_ADDR + 0x94)
FIO0PIN1 EQU (FIO_BASE_ADDR + 0x15)
FIO1PIN1 EQU (FIO_BASE_ADDR + 0x25)
FIO2PIN1 EQU (FIO_BASE_ADDR + 0x55)
FIO3PIN1 EQU (FIO_BASE_ADDR + 0x75)
FIO4PIN1 EQU (FIO_BASE_ADDR + 0x95)
FIO0PIN2 EQU (FIO_BASE_ADDR + 0x16)
FIO1PIN2 EQU (FIO_BASE_ADDR + 0x36)
FIO2PIN2 EQU (FIO_BASE_ADDR + 0x56)
FIO3PIN2 EQU (FIO_BASE_ADDR + 0x76)
FIO4PIN2 EQU (FIO_BASE_ADDR + 0x96)
FIO0PIN3 EQU (FIO_BASE_ADDR + 0x17)
FIO1PIN3 EQU (FIO_BASE_ADDR + 0x37)
FIO2PIN3 EQU (FIO_BASE_ADDR + 0x57)
FIO3PIN3 EQU (FIO_BASE_ADDR + 0x77)
FIO4PIN3 EQU (FIO_BASE_ADDR + 0x97)
FIO0PINL EQU (FIO_BASE_ADDR + 0x14)
FIO1PINL EQU (FIO_BASE_ADDR + 0x34)
FIO2PINL EQU (FIO_BASE_ADDR + 0x54)
FIO3PINL EQU (FIO_BASE_ADDR + 0x74)
FIO4PINL EQU (FIO_BASE_ADDR + 0x94)
FIO0PINU EQU (FIO_BASE_ADDR + 0x16)
FIO1PINU EQU (FIO_BASE_ADDR + 0x36)
FIO2PINU EQU (FIO_BASE_ADDR + 0x56)
FIO3PINU EQU (FIO_BASE_ADDR + 0x76)
FIO4PINU EQU (FIO_BASE_ADDR + 0x96)
FIO0SET0 EQU (FIO_BASE_ADDR + 0x18)
FIO1SET0 EQU (FIO_BASE_ADDR + 0x38)
FIO2SET0 EQU (FIO_BASE_ADDR + 0x58)
FIO3SET0 EQU (FIO_BASE_ADDR + 0x78)
FIO4SET0 EQU (FIO_BASE_ADDR + 0x98)
FIO0SET1 EQU (FIO_BASE_ADDR + 0x19)
FIO1SET1 EQU (FIO_BASE_ADDR + 0x29)
FIO2SET1 EQU (FIO_BASE_ADDR + 0x59)
FIO3SET1 EQU (FIO_BASE_ADDR + 0x79)
FIO4SET1 EQU (FIO_BASE_ADDR + 0x99)
FIO0SET2 EQU (FIO_BASE_ADDR + 0x1A)
FIO1SET2 EQU (FIO_BASE_ADDR + 0x3A)
FIO2SET2 EQU (FIO_BASE_ADDR + 0x5A)
FIO3SET2 EQU (FIO_BASE_ADDR + 0x7A)
FIO4SET2 EQU (FIO_BASE_ADDR + 0x9A)
FIO0SET3 EQU (FIO_BASE_ADDR + 0x1B)
FIO1SET3 EQU (FIO_BASE_ADDR + 0x3B)
FIO2SET3 EQU (FIO_BASE_ADDR + 0x5B)
FIO3SET3 EQU (FIO_BASE_ADDR + 0x7B)
FIO4SET3 EQU (FIO_BASE_ADDR + 0x9B)
FIO0SETL EQU (FIO_BASE_ADDR + 0x18)
FIO1SETL EQU (FIO_BASE_ADDR + 0x38)
FIO2SETL EQU (FIO_BASE_ADDR + 0x58)
FIO3SETL EQU (FIO_BASE_ADDR + 0x78)
FIO4SETL EQU (FIO_BASE_ADDR + 0x98)
FIO0SETU EQU (FIO_BASE_ADDR + 0x1A)
FIO1SETU EQU (FIO_BASE_ADDR + 0x3A)
FIO2SETU EQU (FIO_BASE_ADDR + 0x5A)
FIO3SETU EQU (FIO_BASE_ADDR + 0x7A)
FIO4SETU EQU (FIO_BASE_ADDR + 0x9A)
FIO0CLR0 EQU (FIO_BASE_ADDR + 0x1C)
FIO1CLR0 EQU (FIO_BASE_ADDR + 0x3C)
FIO2CLR0 EQU (FIO_BASE_ADDR + 0x5C)
FIO3CLR0 EQU (FIO_BASE_ADDR + 0x7C)
FIO4CLR0 EQU (FIO_BASE_ADDR + 0x9C)
FIO0CLR1 EQU (FIO_BASE_ADDR + 0x1D)
FIO1CLR1 EQU (FIO_BASE_ADDR + 0x2D)
FIO2CLR1 EQU (FIO_BASE_ADDR + 0x5D)
FIO3CLR1 EQU (FIO_BASE_ADDR + 0x7D)
FIO4CLR1 EQU (FIO_BASE_ADDR + 0x9D)
FIO0CLR2 EQU (FIO_BASE_ADDR + 0x1E)
FIO1CLR2 EQU (FIO_BASE_ADDR + 0x3E)
FIO2CLR2 EQU (FIO_BASE_ADDR + 0x5E)
FIO3CLR2 EQU (FIO_BASE_ADDR + 0x7E)
FIO4CLR2 EQU (FIO_BASE_ADDR + 0x9E)
FIO0CLR3 EQU (FIO_BASE_ADDR + 0x1F)
FIO1CLR3 EQU (FIO_BASE_ADDR + 0x3F)
FIO2CLR3 EQU (FIO_BASE_ADDR + 0x5F)
FIO3CLR3 EQU (FIO_BASE_ADDR + 0x7F)
FIO4CLR3 EQU (FIO_BASE_ADDR + 0x9F)
FIO0CLRL EQU (FIO_BASE_ADDR + 0x1C)
FIO1CLRL EQU (FIO_BASE_ADDR + 0x3C)
FIO2CLRL EQU (FIO_BASE_ADDR + 0x5C)
FIO3CLRL EQU (FIO_BASE_ADDR + 0x7C)
FIO4CLRL EQU (FIO_BASE_ADDR + 0x9C)
FIO0CLRU EQU (FIO_BASE_ADDR + 0x1E)
FIO1CLRU EQU (FIO_BASE_ADDR + 0x3E)
FIO2CLRU EQU (FIO_BASE_ADDR + 0x5E)
FIO3CLRU EQU (FIO_BASE_ADDR + 0x7E)
FIO4CLRU EQU (FIO_BASE_ADDR + 0x9E)
;/* System Control Block(SCB) modules include Memory Accelerator Module,
;Phase Locked Loop, VPB divider, Power Control, External Interrupt,
;Reset, and Code Security/Debugging */
SCB_BASE_ADDR EQU 0xE01FC000
;/* Memory Accelerator ModuleEQU (MAM) */
MAMCR EQU (SCB_BASE_ADDR + 0x000)
MAMTIM EQU (SCB_BASE_ADDR + 0x004)
MEMMAP EQU (SCB_BASE_ADDR + 0x040)
;/* Phase Locked LoopEQU (PLL) */
PLLCON EQU (SCB_BASE_ADDR + 0x080)
PLLCFG EQU (SCB_BASE_ADDR + 0x084)
PLLSTAT EQU (SCB_BASE_ADDR + 0x088)
PLLFEED EQU (SCB_BASE_ADDR + 0x08C)
;/* Power Control */
PCON EQU (SCB_BASE_ADDR + 0x0C0)
PCONP EQU (SCB_BASE_ADDR + 0x0C4)
;/* Clock Divider */
; APBDIV EQU (SCB_BASE_ADDR + 0x100)
CCLKCFG EQU (SCB_BASE_ADDR + 0x104)
USBCLKCFG EQU (SCB_BASE_ADDR + 0x108)
CLKSRCSEL EQU (SCB_BASE_ADDR + 0x10C)
PCLKSEL0 EQU (SCB_BASE_ADDR + 0x1A8)
PCLKSEL1 EQU (SCB_BASE_ADDR + 0x1AC)
;/* External Interrupts */
EXTINT EQU (SCB_BASE_ADDR + 0x140)
INTWAKE EQU (SCB_BASE_ADDR + 0x144)
EXTMODE EQU (SCB_BASE_ADDR + 0x148)
EXTPOLAR EQU (SCB_BASE_ADDR + 0x14C)
;/* Reset, reset source identification */
RSIR EQU (SCB_BASE_ADDR + 0x180)
;/* RSID, code security protection */
CSPR EQU (SCB_BASE_ADDR + 0x184)
;/* AHB configuration */
AHBCFG1 EQU (SCB_BASE_ADDR + 0x188)
AHBCFG2 EQU (SCB_BASE_ADDR + 0x18C)
;/* System Controls and Status */
SCS EQU (SCB_BASE_ADDR + 0x1A0)
;/* External Memory ControllerEQU (EMC) */
EMC_BASE_ADDR EQU 0xFFE08000
EMCControl EQU (EMC_BASE_ADDR + 0x000)
EMCStatus EQU (EMC_BASE_ADDR + 0x004)
EMCConfig EQU (EMC_BASE_ADDR + 0x008)
;/* static RAM access registers */
EMCStaticConfig0 EQU (EMC_BASE_ADDR + 0x200)
EMCStaticWaitWen0 EQU (EMC_BASE_ADDR + 0x204)
EMCStaticWaitOen0 EQU (EMC_BASE_ADDR + 0x208)
EMCStaticWaitRd0 EQU (EMC_BASE_ADDR + 0x20C)
EMCStaticWaitPage0 EQU (EMC_BASE_ADDR + 0x210)
EMCStaticWaitWr0 EQU (EMC_BASE_ADDR + 0x214)
EMCStaticWaitTurn0 EQU (EMC_BASE_ADDR + 0x218)
EMCStaticConfig1 EQU (EMC_BASE_ADDR + 0x220)
EMCStaticWaitWen1 EQU (EMC_BASE_ADDR + 0x224)
EMCStaticWaitOen1 EQU (EMC_BASE_ADDR + 0x228)
EMCStaticWaitRd1 EQU (EMC_BASE_ADDR + 0x22C)
EMCStaticWaitPage1 EQU (EMC_BASE_ADDR + 0x230)
EMCStaticWaitWr1 EQU (EMC_BASE_ADDR + 0x234)
EMCStaticWaitTurn1 EQU (EMC_BASE_ADDR + 0x238)
EMCStaticExtendedWait EQU (EMC_BASE_ADDR + 0x880)
;/* Timer 0 */
TMR0_BASE_ADDR EQU 0xE0004000
T0IR EQU (TMR0_BASE_ADDR + 0x00)
T0TCR EQU (TMR0_BASE_ADDR + 0x04)
T0TC EQU (TMR0_BASE_ADDR + 0x08)
T0PR EQU (TMR0_BASE_ADDR + 0x0C)
T0PC EQU (TMR0_BASE_ADDR + 0x10)
T0MCR EQU (TMR0_BASE_ADDR + 0x14)
T0MR0 EQU (TMR0_BASE_ADDR + 0x18)
T0MR1 EQU (TMR0_BASE_ADDR + 0x1C)
T0MR2 EQU (TMR0_BASE_ADDR + 0x20)
T0MR3 EQU (TMR0_BASE_ADDR + 0x24)
T0CCR EQU (TMR0_BASE_ADDR + 0x28)
T0CR0 EQU (TMR0_BASE_ADDR + 0x2C)
T0CR1 EQU (TMR0_BASE_ADDR + 0x30)
T0CR2 EQU (TMR0_BASE_ADDR + 0x34)
T0CR3 EQU (TMR0_BASE_ADDR + 0x38)
T0EMR EQU (TMR0_BASE_ADDR + 0x3C)
T0CTCR EQU (TMR0_BASE_ADDR + 0x70)
;/* Timer 1 */
TMR1_BASE_ADDR EQU 0xE0008000
T1IR EQU (TMR1_BASE_ADDR + 0x00)
T1TCR EQU (TMR1_BASE_ADDR + 0x04)
T1TC EQU (TMR1_BASE_ADDR + 0x08)
T1PR EQU (TMR1_BASE_ADDR + 0x0C)
T1PC EQU (TMR1_BASE_ADDR + 0x10)
T1MCR EQU (TMR1_BASE_ADDR + 0x14)
T1MR0 EQU (TMR1_BASE_ADDR + 0x18)
T1MR1 EQU (TMR1_BASE_ADDR + 0x1C)
T1MR2 EQU (TMR1_BASE_ADDR + 0x20)
T1MR3 EQU (TMR1_BASE_ADDR + 0x24)
T1CCR EQU (TMR1_BASE_ADDR + 0x28)
T1CR0 EQU (TMR1_BASE_ADDR + 0x2C)
T1CR1 EQU (TMR1_BASE_ADDR + 0x30)
T1CR2 EQU (TMR1_BASE_ADDR + 0x34)
T1CR3 EQU (TMR1_BASE_ADDR + 0x38)
T1EMR EQU (TMR1_BASE_ADDR + 0x3C)
T1CTCR EQU (TMR1_BASE_ADDR + 0x70)
;/* Timer 2 */
TMR2_BASE_ADDR EQU 0xE0070000
T2IR EQU (TMR2_BASE_ADDR + 0x00)
T2TCR EQU (TMR2_BASE_ADDR + 0x04)
T2TC EQU (TMR2_BASE_ADDR + 0x08)
T2PR EQU (TMR2_BASE_ADDR + 0x0C)
T2PC EQU (TMR2_BASE_ADDR + 0x10)
T2MCR EQU (TMR2_BASE_ADDR + 0x14)
T2MR0 EQU (TMR2_BASE_ADDR + 0x18)
T2MR1 EQU (TMR2_BASE_ADDR + 0x1C)
T2MR2 EQU (TMR2_BASE_ADDR + 0x20)
T2MR3 EQU (TMR2_BASE_ADDR + 0x24)
T2CCR EQU (TMR2_BASE_ADDR + 0x28)
T2CR0 EQU (TMR2_BASE_ADDR + 0x2C)
T2CR1 EQU (TMR2_BASE_ADDR + 0x30)
T2CR2 EQU (TMR2_BASE_ADDR + 0x34)
T2CR3 EQU (TMR2_BASE_ADDR + 0x38)
T2EMR EQU (TMR2_BASE_ADDR + 0x3C)
T2CTCR EQU (TMR2_BASE_ADDR + 0x70)
;/* Timer 3 */
TMR3_BASE_ADDR EQU 0xE0074000
T3IR EQU (TMR3_BASE_ADDR + 0x00)
T3TCR EQU (TMR3_BASE_ADDR + 0x04)
T3TC EQU (TMR3_BASE_ADDR + 0x08)
T3PR EQU (TMR3_BASE_ADDR + 0x0C)
T3PC EQU (TMR3_BASE_ADDR + 0x10)
T3MCR EQU (TMR3_BASE_ADDR + 0x14)
T3MR0 EQU (TMR3_BASE_ADDR + 0x18)
T3MR1 EQU (TMR3_BASE_ADDR + 0x1C)
T3MR2 EQU (TMR3_BASE_ADDR + 0x20)
T3MR3 EQU (TMR3_BASE_ADDR + 0x24)
T3CCR EQU (TMR3_BASE_ADDR + 0x28)
T3CR0 EQU (TMR3_BASE_ADDR + 0x2C)
T3CR1 EQU (TMR3_BASE_ADDR + 0x30)
T3CR2 EQU (TMR3_BASE_ADDR + 0x34)
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