clkdiv1ms.v

来自「采用Quartus2编写的数码管扫描显示电路 共有三个电路 电路1：当按下启」· Verilog 代码 · 共 16 行

//将输入时钟20MHz分频为1000Hz，20000分频
module clkdiv1ms(clkin, clkout);
	input	clkin;
	output	clkout;
	reg		clkout;				 
	reg[14:0]	count;//2^15
	
	always @(posedge clkin)		
		begin
			clkout <= (count == 20000) ? 1 : 0;	
				if (count == 20000)
					count <= 0;
				else
					count <= count + 1;
		end
endmodule