p7segment.v

来自「采用Quartus2编写的数码管扫描显示电路 共有三个电路 电路1：当按下启」· Verilog 代码 · 共 21 行

module p7segment(out,datain);
	input [3:0]datain ;//输入的4位二进制数据
	output [7:0] out;  //驱动七段显示器各段，从高到低分别对应p（小数点）、g、f、e、d、c、b、a各段。
    reg [7:0] out; 
     always @(datain )
        case (datain)
           4'd0: out <= 8'b00111111 ;
           4'd1: out <= 8'b00000110 ;
           4'd2: out <= 8'b01011011 ;
           4'd3: out <= 8'b01001111 ;
           4'd4: out <= 8'b01100110 ;
           4'd5: out <= 8'b01101101 ; 
		   4'd6: out <= 8'b01111101 ;
           4'd7: out <= 8'b00000111 ;
           4'd8: out <= 8'b01111111 ;
           4'd9: out <= 8'b01101111 ;
           default:out <= 8'b00000000;
            //当data为4'hA~4'hF时，七段显示器不亮
        endcase
endmodule