button.v

来自「采用Quartus2编写的数码管扫描显示电路 共有三个电路 电路1：当按下启」· Verilog 代码 · 共 33 行

module button(pbn,clk,signal,enable,cnt);
	input pbn;
	input clk;
	output signal;
	output enable;
	output[6:0] cnt;
	reg signal;
	reg enable;
	reg[6:0] cnt;
	
	always@(posedge clk)
			begin
			
							
			if( cnt[6:0] == 0 )
				begin
					signal = 1;
					enable = 0;
				end
			else
				begin
					signal = 0;
					enable = 1;
				end	
			
			if( !pbn || enable )
				begin
					cnt = cnt + 1;
					if( cnt == 100 )
						cnt = 0;
				end
		end
endmodule