clkdiv.v

来自「采用Quartus2编写的数码管扫描显示电路 共有三个电路 电路1：当按下启」· Verilog 代码 · 共 16 行

//将输入时钟20MHz分频为4Hz，5M分频
module clkdiv(clkin, clkout);
	input	clkin;
	output	clkout;
	reg		clkout;				 
	reg[22:0]	count;//2^23=8388608
	
	always @(posedge clkin)		
		begin
			clkout <= (count == 5000000) ? 1 : 0;	
				if (count == 5000000)
					count <= 0;
				else
					count <= count + 1;
		end
endmodule