📄 clkdiv1ms.v
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//将输入时钟20MHz分频为1000Hz,20000分频
module clkdiv1ms(clkin, clkout);
input clkin;
output clkout;
reg clkout;
reg[14:0] count;//2^15
always @(posedge clkin)
begin
clkout <= (count == 20000) ? 1 : 0;
if (count == 20000)
count <= 0;
else
count <= count + 1;
end
endmodule
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