📄 diff_io_top.fit.rpt
字号:
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; Fitter Device Options ;
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; Option ; Setting ;
+----------------------------------------------+--------------------------+
; Auto-restart configuration after error ; Off ;
; Release clears before tri-states ; Off ;
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Passive Serial ;
; Reserve all unused pins ; As output driving ground ;
; Base pin-out file on sameframe device ; Off ;
+----------------------------------------------+--------------------------+
+------------------+
; Fitter Equations ;
+------------------+
The equations can be found in E:/examples/Examples-10-2/Verilog/Diff_io_top.fit.eqn.
+----------------+
; Floorplan View ;
+----------------+
Floorplan report data cannot be output to ASCII.
Please use Quartus II to view the floorplan report data.
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in E:/examples/Examples-10-2/Verilog/Diff_io_top.pin.
+-------------------------------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+--------------------------------+----------------------------------------------------------+
; Resource ; Usage ;
+--------------------------------+----------------------------------------------------------+
; Logic cells ; 32 / 10,570 ( < 1 % ) ;
; Registers ; 32 / 13,052 ( < 1 % ) ;
; Total LABs ; 4 / 1,057 ( < 1 % ) ;
; Logic elements in carry chains ; 0 ;
; User inserted logic cells ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 14 / 427 ( 3 % ) ;
; -- Clock pins ; 1 / 16 ( 6 % ) ;
; Global signals ; 4 ;
; M512s ; 0 / 94 ( 0 % ) ;
; M4Ks ; 0 / 60 ( 0 % ) ;
; M-RAMs ; 0 / 1 ( 0 % ) ;
; Total memory bits ; 0 / 920,448 ( 0 % ) ;
; Total RAM block bits ; 0 / 920,448 ( 0 % ) ;
; DSP block 9-bit elements ; 1 / 48 ( 2 % ) ;
; Global clocks ; 1 / 16 ( 6 % ) ;
; Regional clocks ; 0 / 16 ( 0 % ) ;
; Fast regional clocks ; 0 / 8 ( 0 % ) ;
; DIFFIOCLKs ; 3 / 16 ( 18 % ) ;
; SERDES transmitters ; 3 / 44 ( 6 % ) ;
; SERDES receivers ; 2 / 44 ( 4 % ) ;
; Maximum fan-out node ; lvds_rx:lvds_rx_inst|altlvds_rx:altlvds_rx_component|pll ;
; Maximum fan-out ; 39 ;
; Total fan-out ; 111 ;
; Average fan-out ; 2.06 ;
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+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
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; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+---------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; rx_data_align ; N27 ; 2 ; 0 ; 19 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; rx_in[0] ; H26 ; 2 ; 0 ; 29 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVDS ; Off ; Fitter ;
; rx_in[0](n) ; H25 ; 2 ; 0 ; 29 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; LVDS ; Off ; Fitter ;
; rx_in[1] ; G27 ; 2 ; 0 ; 30 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVDS ; Off ; Fitter ;
; rx_in[1](n) ; G28 ; 2 ; 0 ; 30 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; LVDS ; Off ; Fitter ;
; rx_inclock ; P25 ; 2 ; 0 ; 19 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVDS ; Off ; Fitter ;
; rx_inclock(n) ; P26 ; 2 ; 0 ; 19 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; LVDS ; Off ; Fitter ;
+---------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+----------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ;
+----------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+
; rx_locked ; N28 ; 2 ; 0 ; 20 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; Fitter ;
; tx_out[0] ; L22 ; 2 ; 0 ; 29 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVDS ; Maximum Current ; Off ; Fitter ;
; tx_out[0](n) ; L21 ; 2 ; 0 ; 29 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVDS ; Maximum Current ; Off ; Fitter ;
; tx_out[1] ; L23 ; 2 ; 0 ; 28 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVDS ; Maximum Current ; Off ; Fitter ;
; tx_out[1](n) ; L24 ; 2 ; 0 ; 28 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVDS ; Maximum Current ; Off ; Fitter ;
; tx_outclock ; K21 ; 2 ; 0 ; 30 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVDS ; Maximum Current ; Off ; Fitter ;
; tx_outclock(n) ; K22 ; 2 ; 0 ; 30 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVDS ; Maximum Current ; Off ; Fitter ;
+----------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+
+------------------------------------------------------------+
; I/O Bank Usage ;
+----------+------------------+---------------+--------------+
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
+----------+------------------+---------------+--------------+
; 1 ; 0 / 48 ( 0 % ) ; 3.3V ; -- ;
; 2 ; 14 / 48 ( 29 % ) ; 3.3V ; -- ;
; 3 ; 0 / 52 ( 0 % ) ; 3.3V ; -- ;
; 4 ; 0 / 55 ( 0 % ) ; 3.3V ; -- ;
; 5 ; 0 / 48 ( 0 % ) ; 3.3V ; -- ;
; 6 ; 0 / 48 ( 0 % ) ; 3.3V ; -- ;
; 7 ; 0 / 55 ( 0 % ) ; 3.3V ; -- ;
; 8 ; 0 / 52 ( 0 % ) ; 3.3V ; -- ;
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