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Classic Timing Analyzer report for sin
Sun Mar 09 21:23:28 2008
Quartus II Version 7.2 Build 151 09/26/2007 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Timing Analyzer Summary
3. Timing Analyzer Settings
4. Clock Settings Summary
5. Clock Setup: 'clk'
6. tsu
7. tco
8. th
9. Timing Analyzer Messages
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; Legal Notice ;
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; Timing Analyzer Summary ;
+------------------------------+-------+---------------+----------------------------------+-----------+-----------+------------+----------+--------------+
; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+----------------------------------+-----------+-----------+------------+----------+--------------+
; Worst-case tsu ; N/A ; None ; 0.659 ns ; clr ; tmp[1] ; -- ; clk ; 0 ;
; Worst-case tco ; N/A ; None ; 8.162 ns ; d[1]~reg0 ; d[1] ; clk ; -- ; 0 ;
; Worst-case th ; N/A ; None ; -0.411 ns ; clr ; tmp[1] ; -- ; clk ; 0 ;
; Clock Setup: 'clk' ; N/A ; None ; 314.76 MHz ( period = 3.177 ns ) ; tmp[4] ; d[5]~reg0 ; clk ; clk ; 0 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 0 ;
+------------------------------+-------+---------------+----------------------------------+-----------+-----------+------------+----------+--------------+
+---------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+----------------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+----------------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EP2C5Q208C7 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Default hold multicycle ; Same as Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
; Use TimeQuest Timing Analyzer ; Off ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Perform Multicorner Analysis ; On ; ; ; ;
; Reports the worst-case path for each clock domain and analysis ; Off ; ; ; ;
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+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk' ;
+-------+------------------------------------------------+--------+-----------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-------+------------------------------------------------+--------+-----------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 314.76 MHz ( period = 3.177 ns ) ; tmp[4] ; d[5]~reg0 ; clk ; clk ; None ; None ; 2.953 ns ;
; N/A ; 316.66 MHz ( period = 3.158 ns ) ; tmp[2] ; d[5]~reg0 ; clk ; clk ; None ; None ; 2.934 ns ;
; N/A ; 320.72 MHz ( period = 3.118 ns ) ; tmp[3] ; d[5]~reg0 ; clk ; clk ; None ; None ; 2.894 ns ;
; N/A ; 330.47 MHz ( period = 3.026 ns ) ; tmp[1] ; d[6]~reg0 ; clk ; clk ; None ; None ; 2.787 ns ;
; N/A ; 336.13 MHz ( period = 2.975 ns ) ; tmp[4] ; d[6]~reg0 ; clk ; clk ; None ; None ; 2.736 ns ;
; N/A ; 341.41 MHz ( period = 2.929 ns ) ; tmp[1] ; d[4]~reg0 ; clk ; clk ; None ; None ; 2.705 ns ;
; N/A ; 346.74 MHz ( period = 2.884 ns ) ; tmp[2] ; d[3]~reg0 ; clk ; clk ; None ; None ; 2.646 ns ;
; N/A ; 347.71 MHz ( period = 2.876 ns ) ; tmp[1] ; d[5]~reg0 ; clk ; clk ; None ; None ; 2.652 ns ;
; N/A ; 354.48 MHz ( period = 2.821 ns ) ; tmp[3] ; d[6]~reg0 ; clk ; clk ; None ; None ; 2.582 ns ;
; N/A ; 355.37 MHz ( period = 2.814 ns ) ; tmp[1] ; d[3]~reg0 ; clk ; clk ; None ; None ; 2.576 ns ;
; N/A ; 357.65 MHz ( period = 2.796 ns ) ; tmp[1] ; d[1]~reg0 ; clk ; clk ; None ; None ; 2.557 ns ;
; N/A ; 358.17 MHz ( period = 2.792 ns ) ; tmp[0] ; d[6]~reg0 ; clk ; clk ; None ; None ; 2.553 ns ;
; N/A ; 363.64 MHz ( period = 2.750 ns ) ; tmp[3] ; d[3]~reg0 ; clk ; clk ; None ; None ; 2.512 ns ;
; N/A ; 366.17 MHz ( period = 2.731 ns ) ; tmp[2] ; d[0]~reg0 ; clk ; clk ; None ; None ; 2.493 ns ;
; N/A ; 366.57 MHz ( period = 2.728 ns ) ; tmp[2] ; d[1]~reg0 ; clk ; clk ; None ; None ; 2.489 ns ;
; N/A ; 371.47 MHz ( period = 2.692 ns ) ; tmp[1] ; d[2]~reg0 ; clk ; clk ; None ; None ; 2.454 ns ;
; N/A ; 375.80 MHz ( period = 2.661 ns ) ; tmp[4] ; d[0]~reg0 ; clk ; clk ; None ; None ; 2.423 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[4] ; d[2]~reg0 ; clk ; clk ; None ; None ; 2.377 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[2] ; d[4]~reg0 ; clk ; clk ; None ; None ; 2.363 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[0] ; d[4]~reg0 ; clk ; clk ; None ; None ; 2.339 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[3] ; d[1]~reg0 ; clk ; clk ; None ; None ; 2.321 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[3] ; d[4]~reg0 ; clk ; clk ; None ; None ; 2.324 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[5] ; d[0]~reg0 ; clk ; clk ; None ; None ; 2.249 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[5] ; d[2]~reg0 ; clk ; clk ; None ; None ; 2.247 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[0] ; d[3]~reg0 ; clk ; clk ; None ; None ; 2.229 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[4] ; d[3]~reg0 ; clk ; clk ; None ; None ; 2.222 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[2] ; d[2]~reg0 ; clk ; clk ; None ; None ; 2.207 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[0] ; d[1]~reg0 ; clk ; clk ; None ; None ; 2.165 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[3] ; d[0]~reg0 ; clk ; clk ; None ; None ; 2.134 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[4] ; d[4]~reg0 ; clk ; clk ; None ; None ; 2.108 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[5] ; d[6]~reg0 ; clk ; clk ; None ; None ; 2.088 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[4] ; d[1]~reg0 ; clk ; clk ; None ; None ; 2.074 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[0] ; d[0]~reg0 ; clk ; clk ; None ; None ; 2.074 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[0] ; d[2]~reg0 ; clk ; clk ; None ; None ; 2.063 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[1] ; d[0]~reg0 ; clk ; clk ; None ; None ; 2.057 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[0] ; tmp[5] ; clk ; clk ; None ; None ; 1.938 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[5] ; d[1]~reg0 ; clk ; clk ; None ; None ; 1.894 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[5] ; d[5]~reg0 ; clk ; clk ; None ; None ; 1.908 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[1] ; tmp[5] ; clk ; clk ; None ; None ; 1.861 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[0] ; tmp[4] ; clk ; clk ; None ; None ; 1.858 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[1] ; tmp[4] ; clk ; clk ; None ; None ; 1.781 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[0] ; tmp[3] ; clk ; clk ; None ; None ; 1.778 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[1] ; d[7]~reg0 ; clk ; clk ; None ; None ; 1.760 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[5] ; d[4]~reg0 ; clk ; clk ; None ; None ; 1.757 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[3] ; d[2]~reg0 ; clk ; clk ; None ; None ; 1.739 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[2] ; tmp[5] ; clk ; clk ; None ; None ; 1.722 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[0] ; d[7]~reg0 ; clk ; clk ; None ; None ; 1.724 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[1] ; tmp[3] ; clk ; clk ; None ; None ; 1.701 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[2] ; tmp[4] ; clk ; clk ; None ; None ; 1.642 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[4] ; d[7]~reg0 ; clk ; clk ; None ; None ; 1.637 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; tmp[0] ; tmp[2] ; clk ; clk ; None ; None ; 1.604 ns ;
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