wavelet_lifting_pld.fit.rpt
来自「小波提升Verilog代码」· RPT 代码 · 共 897 行 · 第 1/5 页
RPT
897 行
; 41 ; 6 / 48 ( 13 % ) ;
; 42 ; 2 / 48 ( 4 % ) ;
; 43 ; 6 / 48 ( 13 % ) ;
; 44 ; 3 / 48 ( 6 % ) ;
; 45 ; 5 / 48 ( 10 % ) ;
; 46 ; 3 / 48 ( 6 % ) ;
; 47 ; 4 / 48 ( 8 % ) ;
; 48 ; 4 / 48 ( 8 % ) ;
; 49 ; 4 / 48 ( 8 % ) ;
; 50 ; 4 / 48 ( 8 % ) ;
; 51 ; 3 / 48 ( 6 % ) ;
; 52 ; 5 / 48 ( 10 % ) ;
; Total ; 154 / 2496 ( 6 % ) ;
+-------+---------------------+
+---------------------------+
; LAB Column Interconnect ;
+-------+-------------------+
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 0 / 96 ( 0 % ) ;
; Total ; 0 / 96 ( 0 % ) ;
+-------+-------------------+
+-----------------------------------------------------------+
; Fitter Resource Usage Summary ;
+-----------------------------------+-----------------------+
; Resource ; Usage ;
+-----------------------------------+-----------------------+
; Registers ; 289 / 9,984 ( 3 % ) ;
; Total LABs ; 0 / 1,248 ( 0 % ) ;
; Logic elements in carry chains ; 128 ;
; User inserted logic elements ; 0 ;
; I/O pins ; 98 / 182 ( 54 % ) ;
; -- Clock pins ; 2 ;
; -- Dedicated input pins ; 5 / 4 ( 125 % ) ;
; Global signals ; 2 ;
; EABs ; 0 / 24 ( 0 % ) ;
; Total memory bits ; 0 / 98,304 ( 0 % ) ;
; Total RAM block bits ; 0 / 98,304 ( 0 % ) ;
; Maximum fan-out node ; clk ;
; Maximum fan-out ; 193 ;
; Highest non-global fan-out signal ; pre2_even_reg[31]~132 ;
; Highest non-global fan-out ; 96 ;
; Total fan-out ; 1152 ;
; Average fan-out ; 2.23 ;
+-----------------------------------+-----------------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+------------+-----------------------------------------------------------------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ;
+------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+------------+-----------------------------------------------------------------------------+
; |wavelet_lifting_pld ; 418 (290) ; 289 ; 0 ; 98 ; 129 (1) ; 257 (257) ; 32 (32) ; 128 (0) ; 0 (0) ; |wavelet_lifting_pld ;
; |lpm_add_sub:Add0| ; 32 (0) ; 0 ; 0 ; 0 ; 32 (0) ; 0 (0) ; 0 (0) ; 32 (0) ; 0 (0) ; |wavelet_lifting_pld|lpm_add_sub:Add0 ;
; |addcore:adder| ; 32 (1) ; 0 ; 0 ; 0 ; 32 (1) ; 0 (0) ; 0 (0) ; 32 (1) ; 0 (0) ; |wavelet_lifting_pld|lpm_add_sub:Add0|addcore:adder ;
; |a_csnbuffer:result_node| ; 31 (31) ; 0 ; 0 ; 0 ; 31 (31) ; 0 (0) ; 0 (0) ; 31 (31) ; 0 (0) ; |wavelet_lifting_pld|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node ;
; |lpm_add_sub:Add1| ; 32 (0) ; 0 ; 0 ; 0 ; 32 (0) ; 0 (0) ; 0 (0) ; 32 (0) ; 0 (0) ; |wavelet_lifting_pld|lpm_add_sub:Add1 ;
; |addcore:adder| ; 32 (1) ; 0 ; 0 ; 0 ; 32 (1) ; 0 (0) ; 0 (0) ; 32 (1) ; 0 (0) ; |wavelet_lifting_pld|lpm_add_sub:Add1|addcore:adder ;
; |a_csnbuffer:result_node| ; 31 (31) ; 0 ; 0 ; 0 ; 31 (31) ; 0 (0) ; 0 (0) ; 31 (31) ; 0 (0) ; |wavelet_lifting_pld|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node ;
; |lpm_add_sub:Add2| ; 32 (0) ; 0 ; 0 ; 0 ; 32 (0) ; 0 (0) ; 0 (0) ; 32 (0) ; 0 (0) ; |wavelet_lifting_pld|lpm_add_sub:Add2 ;
; |addcore:adder| ; 32 (1) ; 0 ; 0 ; 0 ; 32 (1) ; 0 (0) ; 0 (0) ; 32 (1) ; 0 (0) ; |wavelet_lifting_pld|lpm_add_sub:Add2|addcore:adder ;
; |a_csnbuffer:result_node| ; 31 (31) ; 0 ; 0 ; 0 ; 31 (31) ; 0 (0) ; 0 (0) ; 31 (31) ; 0 (0) ; |wavelet_lifting_pld|lpm_add_sub:Add2|addcore:adder|a_csnbuffer:result_node ;
; |lpm_add_sub:Add3| ; 32 (0) ; 0 ; 0 ; 0 ; 32 (0) ; 0 (0) ; 0 (0) ; 32 (0) ; 0 (0) ; |wavelet_lifting_pld|lpm_add_sub:Add3 ;
; |addcore:adder| ; 32 (1) ; 0 ; 0 ; 0 ; 32 (1) ; 0 (0) ; 0 (0) ; 32 (1) ; 0 (0) ; |wavelet_lifting_pld|lpm_add_sub:Add3|addcore:adder ;
; |a_csnbuffer:result_node| ; 31 (31) ; 0 ; 0 ; 0 ; 31 (31) ; 0 (0) ; 0 (0) ; 31 (31) ; 0 (0) ; |wavelet_lifting_pld|lpm_add_sub:Add3|addcore:adder|a_csnbuffer:result_node ;
+------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+------------+-----------------------------------------------------------------------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+--------------------------------------------+
; Delay Chain Summary ;
+-------------------+----------+-------------+
; Name ; Pin Type ; Pad to Core ;
+-------------------+----------+-------------+
; clk ; Input ; OFF ;
; s[31] ; Input ; OFF ;
; s[0] ; Input ; OFF ;
; s[1] ; Input ; OFF ;
; s[2] ; Input ; ON ;
; s[3] ; Input ; ON ;
; s[4] ; Input ; ON ;
; s[5] ; Input ; ON ;
; s[6] ; Input ; ON ;
; s[7] ; Input ; ON ;
; s[8] ; Input ; ON ;
; s[9] ; Input ; ON ;
; s[10] ; Input ; ON ;
; s[11] ; Input ; ON ;
; s[12] ; Input ; ON ;
; s[13] ; Input ; ON ;
; s[14] ; Input ; ON ;
; s[15] ; Input ; ON ;
; s[16] ; Input ; ON ;
; s[17] ; Input ; ON ;
; s[18] ; Input ; ON ;
; s[19] ; Input ; ON ;
; s[20] ; Input ; ON ;
; s[21] ; Input ; ON ;
; s[22] ; Input ; ON ;
; s[23] ; Input ; ON ;
; s[24] ; Input ; ON ;
; s[25] ; Input ; ON ;
; s[26] ; Input ; ON ;
; s[27] ; Input ; ON ;
; s[28] ; Input ; ON ;
; s[29] ; Input ; ON ;
; s[30] ; Input ; ON ;
; approximation[0] ; Output ; OFF ;
; approximation[1] ; Output ; OFF ;
; approximation[2] ; Output ; OFF ;
; approximation[3] ; Output ; OFF ;
; approximation[4] ; Output ; OFF ;
; approximation[5] ; Output ; OFF ;
; approximation[6] ; Output ; OFF ;
; approximation[7] ; Output ; OFF ;
; approximation[8] ; Output ; OFF ;
; approximation[9] ; Output ; OFF ;
; approximation[10] ; Output ; OFF ;
; approximation[11] ; Output ; OFF ;
; approximation[12] ; Output ; OFF ;
; approximation[13] ; Output ; OFF ;
; approximation[14] ; Output ; OFF ;
; approximation[15] ; Output ; OFF ;
; approximation[16] ; Output ; OFF ;
; approximation[17] ; Output ; OFF ;
; approximation[18] ; Output ; OFF ;
; approximation[19] ; Output ; OFF ;
; approximation[20] ; Output ; OFF ;
; approximation[21] ; Output ; OFF ;
; approximation[22] ; Output ; OFF ;
; approximation[23] ; Output ; OFF ;
; approximation[24] ; Output ; OFF ;
; approximation[25] ; Output ; OFF ;
; approximation[26] ; Output ; OFF ;
; approximation[27] ; Output ; OFF ;
; approximation[28] ; Output ; OFF ;
; approximation[29] ; Output ; OFF ;
; approximation[30] ; Output ; OFF ;
; approximation[31] ; Output ; OFF ;
; detail[0] ; Output ; OFF ;
; detail[1] ; Output ; OFF ;
; detail[2] ; Output ; OFF ;
; detail[3] ; Output ; OFF ;
; detail[4] ; Output ; OFF ;
; detail[5] ; Output ; OFF ;
; detail[6] ; Output ; OFF ;
; detail[7] ; Output ; OFF ;
; detail[8] ; Output ; OFF ;
; detail[9] ; Output ; OFF ;
; detail[10] ; Output ; OFF ;
; detail[11] ; Output ; OFF ;
; detail[12] ; Output ; OFF ;
; detail[13] ; Output ; OFF ;
; detail[14] ; Output ; OFF ;
; detail[15] ; Output ; OFF ;
; detail[16] ; Output ; OFF ;
; detail[17] ; Output ; OFF ;
; detail[18] ; Output ; OFF ;
; detail[19] ; Output ; OFF ;
; detail[20] ; Output ; OFF ;
; detail[21] ; Output ; OFF ;
; detail[22] ; Output ; OFF ;
; detail[23] ; Output ; OFF ;
; detail[24] ; Output ; OFF ;
; detail[25] ; Output ; OFF ;
; detail[26] ; Output ; OFF ;
; detail[27] ; Output ; OFF ;
; detail[28] ; Output ; OFF ;
; detail[29] ; Output ; OFF ;
; detail[30] ; Output ; OFF ;
; detail[31] ; Output ; OFF ;
; oe ; Output ; OFF ;
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