cycle_test4.m

实现了信道编码

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%% 全信道连接模块的自环模二加测试  %%
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clear all;
close all;
signal=round(rand(1,184));          % 原始信息序列
fire_enc=fire_sys_encode(signal);   % 外编码（法尔码，编码后输出序列长度224bits）
fire_enc=[fire_enc zeros(1,4)];     % 加尾比特0000
viterbi_enc=SDC_IN_EN(fire_enc);    % 内编码（卷积码，编码后输出序列长度456bits）
C=INTER_WEAVE_4(viterbi_enc);       % 交织
D=COUNTER_WEAVE_4(C);               % 反交织
viterbi_out=SDC_IN_DE(D);           % 内解码（Viterbi译码，输出序列长度228bits）
viterbi_dec=viterbi_out(1:224);     % 去掉四位尾比特
[fire_dec,sysinfo]=fire_sys_decode(viterbi_dec);    % 外解码（法尔码译码，译码后输出序列长度184bits）

% 自环模二加为零则显示正确，否则显示错误
if rem((fire_dec+signal),2)==0
    display "Correct!"
else
    display "Error!"
end