option.inc

s3c2443在wince 6.0下的Stepldr和eboot.

_ISR_STARTADDRESS	EQU		0x33ffff00
top_of_stacks		EQU		_ISR_STARTADDRESS

;=====================================================================================
;	Fin = 12MHz,
;
;	MPLLout = (2m x Fin)/(p x 2**s), m=MDIV+8, p=PDIV, s=SDIV, Fin=10~30MHz
;	(17,1,1)=300Mhz, (59,2,1)=402Mhz, (81,2,1)=534Mhz, (17,1,0)=600Mhz
;	(92,3,0)=800Mhz
;
;	EPLLout = (m x Fin)/(p x 2**s), m=MDIV+8, p=PDIV+2, s=SDIV, Fin=10~100MHz
;	(28,1,2)=36Mhz, (40,1,2)=48Mhz, (22,1,1)=60Mhz, (28,1,1)=72Mhz, (34,1,1)=84Mhz
;	(40,1,1)=96Mhz
;=====================================================================================

	GBLA	CLKVAL		
CLKVAL	SETA	533


	[ CLKVAL = 300
Startup_MPLL		EQU	300000000
Startup_Mdiv		EQU 	17
Startup_Pdiv		EQU 	1
Startup_Sdiv		EQU 	1
Startup_ARMCLKdiv	EQU		0			;	0	 :	ARMCLK	= MPLL/1
										;	8	 :	ARMCLK	= MPLL/2
										;	2	 :	ARMCLK	= MPLL/3
										;	9	 :	ARMCLK	= MPLL/4
										;	10	 :	ARMCLK	= MPLL/6
										;	11	 :	ARMCLK	= MPLL/8
										;	13	 :	ARMCLK	= MPLL/12
										;	15	 :	ARMCLK	= MPLL/16
Startup_PREdiv		EQU		0x2			;	0x0  :	PREDIV_CLK	= MPLL
										;	0x1 :	PREDIV_CLK	= MPLL/2
										;	0x2 :	PREDIV_CLK	= MPLL/3
										;	0x3 :	PREDIV_CLK	= MPLL/4
Startup_HCLKdiv		EQU		0x0			;	0x0  :	HCLK	= PREDIV_CLK
										;	0x1 :	HCLK	= PREDIV_CLK/2
										;	0x3 :	HCLK	= PREDIV_CLK/4

Startup_PCLKdiv		EQU		1			;	0	 :	PCLK	= HCLK
										;	1	 :	PCLK	= HCLK/2
	]
	
	[ CLKVAL = 400
Startup_MPLL		EQU		400000000

Startup_Mdiv		EQU 	92
Startup_Pdiv		EQU 	3
Startup_Sdiv		EQU 	1

Startup_ARMCLKdiv	EQU		0			;	0	 :	ARMCLK	= MPLL/1
										;	8	 :	ARMCLK	= MPLL/2
										;	2	 :	ARMCLK	= MPLL/3
										;	9	 :	ARMCLK	= MPLL/4
										;	10	 :	ARMCLK	= MPLL/6
										;	11	 :	ARMCLK	= MPLL/8
										;	13	 :	ARMCLK	= MPLL/12
										;	15	 :	ARMCLK	= MPLL/16

Startup_PREdiv		EQU		0x1			;	0x0  :	PREDIV_CLK	= ARMCLK
										;	0x1 :	PREDIV_CLK	= ARMCLK/2
										;	0x2 :	PREDIV_CLK	= ARMCLK/3
										;	0x3 :	PREDIV_CLK	= ARMCLK/4
										
								        ;  PREdiv   HCLKdiv
Startup_HCLKdiv		EQU		0x1			;	0x0  :	HCLK	= PREDIV_CLK
										;	0x1 :	HCLK	= PREDIV_CLK/2
										;	0x3 :	HCLK	= PREDIV_CLK/4

Startup_PCLKdiv		EQU		1			;	0	 :	PCLK	= HCLK
										;	1	 :	PCLK	= HCLK/2
	]
	
	[ CLKVAL = 533
Startup_MPLL		EQU	533000000
Startup_Mdiv		EQU 	81
Startup_Pdiv		EQU 	2 
Startup_Sdiv		EQU 	1

Startup_ARMCLKdiv	EQU		0			;	0	 :	ARMCLK	= MPLL/1
										;	8	 :	ARMCLK	= MPLL/2
										;	2	 :	ARMCLK	= MPLL/3
										;	9	 :	ARMCLK	= MPLL/4
										;	10	 :	ARMCLK	= MPLL/6
										;	11	 :	ARMCLK	= MPLL/8
										;	13	 :	ARMCLK	= MPLL/12
										;	15	 :	ARMCLK	= MPLL/16
Startup_PREdiv		EQU		0x1			;	0x0  :	PREDIV_CLK	= MPLL
										;	0x1 :	PREDIV_CLK	= MPLL/2
										;	0x2 :	PREDIV_CLK	= MPLL/3
										;	0x3 :	PREDIV_CLK	= MPLL/4
Startup_HCLKdiv		EQU		0x1			;	0x0  :	HCLK	= PREDIV_CLK
										;	0x1 :	HCLK	= PREDIV_CLK/2
										;	0x3 :	HCLK	= PREDIV_CLK/4

Startup_PCLKdiv		EQU		1			;	0	 :	PCLK	= HCLK
										;	1	 :	PCLK	= HCLK/2
	]

	[ CLKVAL = 66
Startup_MPLL		EQU	66000000
Startup_Mdiv		EQU 	59
Startup_Pdiv		EQU 	2
Startup_Sdiv		EQU 	1

Startup_ARMCLKdiv	EQU		10			;	0	 :	ARMCLK	= MPLL/1
										;	8	 :	ARMCLK	= MPLL/2
										;	2	 :	ARMCLK	= MPLL/3
										;	9	 :	ARMCLK	= MPLL/4
										;	10	 :	ARMCLK	= MPLL/6
										;	11	 :	ARMCLK	= MPLL/8
										;	13	 :	ARMCLK	= MPLL/12
										;	15	 :	ARMCLK	= MPLL/16
Startup_PREdiv		EQU		0x0			;	0x0  :	PREDIV_CLK	= MPLL
										;	0x1 :	PREDIV_CLK	= MPLL/2
										;	0x2 :	PREDIV_CLK	= MPLL/3
										;	0x3 :	PREDIV_CLK	= MPLL/4
Startup_HCLKdiv		EQU		0x0			;	0x0  :	HCLK	= PREDIV_CLK
										;	0x1 :	HCLK	= PREDIV_CLK/2
										;	0x3 :	HCLK	= PREDIV_CLK/4

Startup_PCLKdiv		EQU		0			;	0	 :	PCLK	= HCLK
										;	1	 :	PCLK	= HCLK/2
	]	
	END