dcm_inst.v

来自「本示例中使用了一个DCM模块」· Verilog 代码 · 共 50 行

//
// Module:      DCM_INST
//
// Description: Verilog Submodule
//		DCM 
//		
// Device: 	Spartan-3 Family 
//
//---------------------------------------------------------------------

	 
    // Attributes for functional simulation//
    // synopsys translate_off
       defparam U_DCM.DLL_FREQUENCY_MODE = "LOW";
       defparam U_DCM.DUTY_CYCLE_CORRECTION = "TRUE";
       defparam U_DCM.STARTUP_WAIT = "FALSE";
    // synopsys translate_on

    // Instantiate the DCM primitive//
	 DCM U_DCM ( 
            .CLKIN     (), // insert clock input
            .CLKFB     (), // insert clock feedback
            .DSSEN     (), // Spread spectrum enable input
            .PSINCDEC  (), // Phase shifting - increment/decrement input
            .PSEN      (), // Phase shifting - enable input 
            .PSCLK     (), // Phase shifting - clock input
            .RST       (), // DCM reset input
            .CLK0      (), // clock output
            .CLK90     (), // clock output
            .CLK180    (), // clock output
            .CLK270    (), // clock output
            .CLK2X     (), // clock output
            .CLK2X180  (), // clock output
            .CLKDV     (), // clock output
            .CLKFX     (), // clock output
            .CLKFX180  (), // clock output
            .LOCKED    (), // Locked signal
            .PSDONE    (), // Phase shifting done output
            .STATUS    ()  // Status bus output
              );

    // synthesis attribute declarations
      /* synopsys attribute 

	   DLL_FREQUENCY_MODE "LOW"
	   DUTY_CYCLE_CORRECTION "TRUE"
	   STARTUP_WAIT "FALSE"
      */
endmodule