5912_reg.h

OMAP5912双核通信机制中MPUI机制,ARM侧程序.在CCStudio上运行

typedef volatile unsigned int       VUint32;

/*------------------------DSP MMU-------------------------*/
#define DSP_MMU_PREFETCH_REG     *( VUint32* )0xFFFED200     
#define DSP_MMU_WALKING_ST_REG   *( VUint32* )0xFFFED204     
#define DSP_MMU_CNTL_REG         *( VUint32* )0xFFFED208     
#define DSP_MMU_FAULT_AD_H_REG   *( VUint32* )0xFFFED20C     
#define DSP_MMU_FAULT_AD_L_REG   *( VUint32* )0xFFFED210     
#define DSP_MMU_F_ST_REG         *( VUint32* )0xFFFED214     
#define DSP_MMU_IT_ACK_REG       *( VUint32* )0xFFFED218     
#define DSP_MMU_TTB_H_REG        *( VUint32* )0xFFFED21C     
#define DSP_MMU_TLB_L_REG        *( VUint32* )0xFFFED220     
#define DSP_MMU_LOCK_REG         *( VUint32* )0xFFFED224     
#define DSP_MMU_LD_TLB_REG       *( VUint32* )0xFFFED228     
#define DSP_MMU_CAM_H_REG        *( VUint32* )0xFFFED22C     
#define DSP_MMU_CAM_L_REG        *( VUint32* )0xFFFED230     
#define DSP_MMU_RAM_H_REG        *( VUint32* )0xFFFED234     
#define DSP_MMU_RAM_L_REG        *( VUint32* )0xFFFED238     
#define DSP_MMU_GFLUSH_REG       *( VUint32* )0xFFFED23C     
#define DSP_MMU_FLUSH_ENTRY_REG  *( VUint32* )0xFFFED240     
#define DSP_MMU_READ_CAM_H_REG   *( VUint32* )0xFFFED244     
#define DSP_MMU_READ_CAM_L_REG   *( VUint32* )0xFFFED248    
#define DSP_MMU_READ_RAM_H_REG   *( VUint32* )0xFFFED24C    
#define DSP_MMU_READ_RAM_L_REG   *( VUint32* )0xFFFED250    

/*------------------------Mailbox-------------------------*/
#define ARM2DSP1	    *( VUint32* )0xFFFCF000     
#define ARM2DSP1B       *( VUint32* )0xFFFCF004     
#define ARM2DSP1_FLAG   *( VUint32* )0xFFFCF018     
#define ARM2DSP2        *( VUint32* )0xFFFCF024    
#define ARM2DSP2B       *( VUint32* )0xFFFCF028  
#define ARM2DSP2_FLAG   *( VUint32* )0xFFFCF02C   
#define DSP2ARM1        *( VUint32* )0xFFFCF008     
#define DSP2ARM1B       *( VUint32* )0xFFFCF00C    
#define DSP2ARM1_FLAG   *( VUint32* )0xFFFCF01C    
#define DSP2ARM2        *( VUint32* )0xFFFCF010    
#define DSP2ARM2B       *( VUint32* )0xFFFCF014   
#define DSP2ARM2_FLAG   *( VUint32* )0xFFFCF020    

/*-------------MPU clock/reset/power mode control registers----------*/
#define ARM_CKCTL    *( VUint32* )0xFFFECE00 
#define ARM_IDLECT1  *( VUint32* )0xFFFECE04
#define ARM_IDLECT2  *( VUint32* )0xFFFECE08
#define ARM_EWUPCT   *( VUint32* )0xFFFECE0C
#define ARM_RSTCT1   *( VUint32* )0xFFFECE10
#define ARM_RSTCT2   *( VUint32* )0xFFFECE14
#define ARM_SYSST    *( VUint32* )0xFFFECE18
#define ARM_CKOUT1   *( VUint32* )0xFFFECE1C
#define ARM_CKOUT2   *( VUint32* )0xFFFECE20
#define ARM_IDLECT3  *( VUint32* )0xFFFECE24   

/*-------------MPUI registers----------*/
#define CTRL_REG         *( VUint32* )0xFFFEC900
#define DEBUG_ADDR       *( VUint32* )0xFFFEC904
#define DEBUG_DATA       *( VUint32* )0xFFFEC908
#define DEBUG_FLAG       *( VUint32* )0xFFFEC90C
#define STATUS_REG       *( VUint32* )0xFFFEC910
#define DSP_STATUS_REG   *( VUint32* )0xFFFEC914
#define DSP_BOOT_CONFIG  *( VUint32* )0xFFFEC918
#define DSP_API_CONFIG   *( VUint32* )0xFFFEC91C
#define DSP_MISC_CONFIG  *( VUint32* )0xFFFEC920
#define ENHANCED_CTL     *( VUint32* )0xFFFEC924

/*------MPU Level 1 Interrupt Handler Registers-----*/
#define MPU_L1_ITR				*( VUint32* )0xFFFECB00
#define MPU_L1_MIR				*( VUint32* )0xFFFECB04
#define MPU_L1_SIR_IRQ_CODE		*( VUint32* )0xFFFECB10
#define MPU_L1_SIR_FIQ_CODE		*( VUint32* )0xFFFECB14
#define MPU_L1_CONTROL			*( VUint32* )0xFFFECB18
#define MPU_L1_LTR0				*( VUint32* )0xFFFECB1C
#define MPU_L1_LTR1				*( VUint32* )0xFFFECB20
#define MPU_L1_LTR2				*( VUint32* )0xFFFECB24
#define MPU_L1_LTR3				*( VUint32* )0xFFFECB28
#define MPU_L1_LTR4				*( VUint32* )0xFFFECB2C
#define MPU_L1_LTR5				*( VUint32* )0xFFFECB30
#define MPU_L1_LTR6				*( VUint32* )0xFFFECB34
#define MPU_L1_LTR7				*( VUint32* )0xFFFECB38
#define MPU_L1_LTR8				*( VUint32* )0xFFFECB3C
#define MPU_L1_LTR9				*( VUint32* )0xFFFECB40
#define MPU_L1_LTR10			*( VUint32* )0xFFFECB44
#define MPU_L1_LTR11			*( VUint32* )0xFFFECB48
#define MPU_L1_LTR12			*( VUint32* )0xFFFECB4C
#define MPU_L1_LTR13			*( VUint32* )0xFFFECB50
#define MPU_L1_LTR14			*( VUint32* )0xFFFECB54
#define MPU_L1_LTR15			*( VUint32* )0xFFFECB58
#define MPU_L1_LTR16			*( VUint32* )0xFFFECB5C
#define MPU_L1_LTR17			*( VUint32* )0xFFFECB60
#define MPU_L1_LTR18			*( VUint32* )0xFFFECB64
#define MPU_L1_LTR19			*( VUint32* )0xFFFECB68
#define MPU_L1_LTR20			*( VUint32* )0xFFFECB6C
#define MPU_L1_LTR21			*( VUint32* )0xFFFECB70
#define MPU_L1_LTR22			*( VUint32* )0xFFFECB74
#define MPU_L1_LTR23			*( VUint32* )0xFFFECB78
#define MPU_L1_LTR24			*( VUint32* )0xFFFECB7C
#define MPU_L1_LTR25			*( VUint32* )0xFFFECB80
#define MPU_L1_LTR26			*( VUint32* )0xFFFECB84
#define MPU_L1_LTR27			*( VUint32* )0xFFFECB88
#define MPU_L1_LTR28			*( VUint32* )0xFFFECB8C
#define MPU_L1_LTR29			*( VUint32* )0xFFFECB90
#define MPU_L1_LTR30			*( VUint32* )0xFFFECB94
#define MPU_L1_LTR31			*( VUint32* )0xFFFECB98
#define MPU_L1_ISR				*( VUint32* )0xFFFECB9C
#define MPU_L1_IENHANCED_CNTL	*( VUint32* )0xFFFECBA0