dr.v

来自「初学cpu设计（完全教程）包括verilog代码以及文档说明那个」· Verilog 代码 · 共 11 行

module dr(din, clk,rst, drload, dout);
input[7:0]din;
input clk,rst, drload;
output[7:0]dout;
reg[7:0] dout;
always@(posedge clk or negedge rst)
if(!rst)
	dout<=0;
else if(drload)
	dout<=din;
endmodule