pll0_inst.vhd

来自「implemention of FPGA and DSP linking por」· VHDL 代码 · 共 6 行

VHD
6 行
字号 
PLL0_inst : PLL0 PORT MAP (
		inclk0	 => inclk0_sig,
		pllena	 => pllena_sig,
		c0	 => c0_sig
	);

pll0_inst.vhd - 源码说明

本页面展示了「implemention of FPGA and DSP linking port, using Asynchronous mode」中的 pll0_inst.vhd 源码文件，采用 VHDL 编程语言编写，共 6 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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