ns9360.h

免费的OS源代码 符合ITRON4.0规范 http://www.toppers.jp/official_release.html

/*
 *  TOPPERS/JSP Kernel
 *      Toyohashi Open Platform for Embedded Real-Time Systems/
 *      Just Standard Profile Kernel
 * 
 *  Copyright (C) 2000-2003 by Embedded and Real-Time Systems Laboratory
 *                              Toyohashi Univ. of Technology, JAPAN
 * 
 *  Copyright (C) 2005-2007 by Y.D.K.Co.,LTD Technologies company
 *
 *  惧淡螟侯涪荚は·笆布の (1)×(4) の掘凤か·Free Software Foundation 
 *  によって给山されている GNU General Public License の Version 2 に淡
 *  揭されている掘凤を塔たす眷圭に嘎り·塑ソフトウェア∈塑ソフトウェア
 *  を猖恃したものを崔むˉ笆布票じ∷を蝗脱ˇ剩澜ˇ猖恃ˇ浩芹邵∈笆布·
 *  网脱と钙ぶ∷することを痰浸で钓满するˉ
 *  (1) 塑ソフトウェアをソ〖スコ〖ドの妨で网脱する眷圭には·惧淡の螟侯
 *      涪山绩·この网脱掘凤および布淡の痰瘦沮惮年が·そのままの妨でソ〖
 *      スコ〖ド面に崔まれていることˉ
 *  (2) 塑ソフトウェアを·ライブラリ妨及など·戮のソフトウェア倡券に蝗
 *      脱できる妨で浩芹邵する眷圭には·浩芹邵に燃うドキュメント∈网脱
 *      荚マニュアルなど∷に·惧淡の螟侯涪山绩·この网脱掘凤および布淡
 *      の痰瘦沮惮年を非很することˉ
 *  (3) 塑ソフトウェアを·怠达に寥み哈むなど·戮のソフトウェア倡券に蝗
 *      脱できない妨で浩芹邵する眷圭には·肌のいずれかの掘凤を塔たすこ
 *      とˉ
 *    (a) 浩芹邵に燃うドキュメント∈网脱荚マニュアルなど∷に·惧淡の螟
 *        侯涪山绩·この网脱掘凤および布淡の痰瘦沮惮年を非很することˉ
 *    (b) 浩芹邵の妨轮を·侍に年める数恕によって·TOPPERSプロジェクトに
 *        鼠桂することˉ
 *  (4) 塑ソフトウェアの网脱により木儡弄または粗儡弄に栏じるいかなる禄
 *      巢からも·惧淡螟侯涪荚およびTOPPERSプロジェクトを倘勒することˉ
 * 
 *  塑ソフトウェアは·痰瘦沮で捏丁されているものであるˉ惧淡螟侯涪荚お
 *  よびTOPPERSプロジェクトは·塑ソフトウェアに簇して·その努脱材墙拉も
 *  崔めて·いかなる瘦沮も乖わないˉまた·塑ソフトウェアの网脱により木
 *  儡弄または粗儡弄に栏じたいかなる禄巢に簇しても·その勒扦を砷わないˉ
 * 
 *  @(#) $Id: ns9360.h,v 1.1 2007/05/21 01:33:50 honda Exp $
 */

#ifndef _NS9360_H_
#define _NS9360_H_


#ifndef _MACRO_ONLY
#include <itron.h>
#include <sil.h>
#endif /* _MACRO_ONLY */


#include <armv4.h>

/************************************************/
/*			CPU(Compiler) value type			*/
/************************************************/

#define	ARM9_INPUT_FREQUENCY             29491200
#define	MPMC_REFRESH_RATE 7812 /* nano-seconds */

#define	STACKTOP	stack_end   /* 润タスクコンテキスト脱のスタックの介袋猛 */



/*
 *  タイマ〖の充り哈みレベル
 */
#define INTLV_TIM0        4


/*
 *  タイマ猛の柒婶山附とミリ擅帽疤との恃垂
 */
#define TIMER_CLOCK          177000			/* Base clock = 177MHz */


/*
 *  キャッシュ簇息の肋年
 */

/* 
 * キャッシュの肋年 CP5 No.1 に今き哈む猛 
 * ICache のみON
 */
#define CP5_NO1_VAL         0x1078

/*
 *  プロセッサのエンディアン
 */
#define SIL_ENDIAN  SIL_ENDIAN_BIG  /* Big */

/*
 *System Configuration Registers
 */
#define SYS_CONT_MODULE_BASE		0xa0900000					/*              1 M         */
#define	AHB_ABT_CFG_REG		(SYS_CONT_MODULE_BASE+0x0000)		/* AHB Arbiter Gen Configuration									*/
#define	BRC0_REG			(SYS_CONT_MODULE_BASE+0x0004)		/* BRC0																*/
#define	BRC1_REG			(SYS_CONT_MODULE_BASE+0x0008)		/* BRC1																*/
#define	BRC2_REG			(SYS_CONT_MODULE_BASE+0x000C)		/* BRC2																*/
#define	BRC3_REG			(SYS_CONT_MODULE_BASE+0x0010)		/* BRC3																*/
#define	BAT_BMT_REG			(SYS_CONT_MODULE_BASE+0x0014)		/* AHB Bus Arbiter Timeout Period AHB Bus Monitor Timeout Period	*/
#define	AHB_ERR1_REG		(SYS_CONT_MODULE_BASE+0x0018)		/* AHB Error Detect Status 1										*/
#define	AHB_ERR2_REG		(SYS_CONT_MODULE_BASE+0x001C)		/* AHB Error Detect Status 2										*/
#define	AHB_ERRMON_REG		(SYS_CONT_MODULE_BASE+0x0020)		/* AHB Error Monitoring Configuration								*/
#define	SWDT_CFG_REG		(SYS_CONT_MODULE_BASE+0x0174)		/* Software Watchdog Configuration									*/
#define	SWDT_REG			(SYS_CONT_MODULE_BASE+0x0178)		/* Software Watchdog Timer											*/
#define	CLK_CFG_REG			(SYS_CONT_MODULE_BASE+0x017C)		/* Clock Configuration register										*/
#define	RS_CNT_REG			(SYS_CONT_MODULE_BASE+0x0180)		/* Reset and Sleep Control register									*/
#define	MS_CFG_REG			(SYS_CONT_MODULE_BASE+0x0184)		/* Miscellaneous System Configuration register						*/
#define	PLL_CFG_REG			(SYS_CONT_MODULE_BASE+0x0188)		/* PLL Configuration register										*/
#define	GEMID_REG			(SYS_CONT_MODULE_BASE+0x0210)		/* GenID General purpose, user-defined ID register					*/
#define	EXINT0_CR			(SYS_CONT_MODULE_BASE+0x0214)		/* External Interrupt 0 Control register							*/
#define	EXINT1_CR			(SYS_CONT_MODULE_BASE+0x0218)		/* External Interrupt 1 Control register							*/
#define	EXINT2_CR			(SYS_CONT_MODULE_BASE+0x021C)		/* External Interrupt 2 Control register							*/
#define	EXINT3_CR			(SYS_CONT_MODULE_BASE+0x0220)		/* External Interrupt 3 Control register							*/

#define	IVARV_REG			INT_VECT0_REG						/* Interrupt Vector Address Register base							*/
#define	INT_CONFIG_REG		INT_CFG0_3_REG						/* Interrupt Configuration Register base							*/
#define AHB_ABT_CFG_REG_debug    0x00000002						/* debuger flag 													*/
#define AHB_ABT_CFG_REG_restart  0x00000004						/* Software Restart flag											*/
#define SCM_PLL_REG_FSStatus     0x01800000						/* PLL FS Status													*/
#define SCM_PLL_REG_NDStatus     0x001f0000						/* PLL ND Status													*/

/*
 * Interrupt Controller Registers
 */
#define	INT_VECT0_REG		(SYS_CONT_MODULE_BASE+0x00C4)		/* Interrupt Vector Address Register Level 0						*/
#define	INT_VECT1_REG		(SYS_CONT_MODULE_BASE+0x00C8)		/* Interrupt Vector Address Register Level 1						*/
#define	INT_VECT2_REG		(SYS_CONT_MODULE_BASE+0x00CC)		/* Interrupt Vector Address Register Level 2						*/
#define	INT_VECT3_REG		(SYS_CONT_MODULE_BASE+0x00D0)		/* Interrupt Vector Address Register Level 3						*/
#define	INT_VECT4_REG		(SYS_CONT_MODULE_BASE+0x00D4)		/* Interrupt Vector Address Register Level 4						*/
#define	INT_VECT5_REG		(SYS_CONT_MODULE_BASE+0x00D8)		/* Interrupt Vector Address Register Level 5						*/
#define	INT_VECT6_REG		(SYS_CONT_MODULE_BASE+0x00DC)		/* Interrupt Vector Address Register Level 6						*/
#define	INT_VECT7_REG		(SYS_CONT_MODULE_BASE+0x00E0)		/* Interrupt Vector Address Register Level 7						*/
#define	INT_VECT8_REG		(SYS_CONT_MODULE_BASE+0x00E4)		/* Interrupt Vector Address Register Level 8						*/
#define	INT_VECT9_REG		(SYS_CONT_MODULE_BASE+0x00E8)		/* Interrupt Vector Address Register Level 9						*/
#define	INT_VECT10_REG		(SYS_CONT_MODULE_BASE+0x00EC)		/* Interrupt Vector Address Register Level 10						*/
#define	INT_VECT11_REG		(SYS_CONT_MODULE_BASE+0x00F0)		/* Interrupt Vector Address Register Level 11						*/
#define	INT_VECT12_REG		(SYS_CONT_MODULE_BASE+0x00F4)		/* Interrupt Vector Address Register Level 12						*/
#define	INT_VECT13_REG		(SYS_CONT_MODULE_BASE+0x00F8)		/* Interrupt Vector Address Register Level 13						*/
#define	INT_VECT14_REG		(SYS_CONT_MODULE_BASE+0x00FC)		/* Interrupt Vector Address Register Level 14						*/
#define	INT_VECT15_REG		(SYS_CONT_MODULE_BASE+0x0100)		/* Interrupt Vector Address Register Level 15						*/
#define	INT_VECT16_REG		(SYS_CONT_MODULE_BASE+0x0104)		/* Interrupt Vector Address Register Level 16						*/
#define	INT_VECT17_REG		(SYS_CONT_MODULE_BASE+0x0108)		/* Interrupt Vector Address Register Level 17						*/
#define	INT_VECT18_REG		(SYS_CONT_MODULE_BASE+0x010C)		/* Interrupt Vector Address Register Level 18						*/
#define	INT_VECT19_REG		(SYS_CONT_MODULE_BASE+0x0110)		/* Interrupt Vector Address Register Level 19						*/
#define	INT_VECT20_REG		(SYS_CONT_MODULE_BASE+0x0114)		/* Interrupt Vector Address Register Level 20						*/
#define	INT_VECT21_REG		(SYS_CONT_MODULE_BASE+0x0118)		/* Interrupt Vector Address Register Level 21						*/
#define	INT_VECT22_REG		(SYS_CONT_MODULE_BASE+0x011C)		/* Interrupt Vector Address Register Level 22						*/
#define	INT_VECT23_REG		(SYS_CONT_MODULE_BASE+0x0120)		/* Interrupt Vector Address Register Level 23						*/
#define	INT_VECT24_REG		(SYS_CONT_MODULE_BASE+0x0124)		/* Interrupt Vector Address Register Level 24						*/
#define	INT_VECT25_REG		(SYS_CONT_MODULE_BASE+0x0128)		/* Interrupt Vector Address Register Level 25						*/
#define	INT_VECT26_REG		(SYS_CONT_MODULE_BASE+0x012C)		/* Interrupt Vector Address Register Level 26						*/
#define	INT_VECT27_REG		(SYS_CONT_MODULE_BASE+0x0130)		/* Interrupt Vector Address Register Level 27						*/
#define	INT_VECT28_REG		(SYS_CONT_MODULE_BASE+0x0134)		/* Interrupt Vector Address Register Level 28						*/
#define	INT_VECT29_REG		(SYS_CONT_MODULE_BASE+0x0138)		/* Interrupt Vector Address Register Level 29						*/
#define	INT_VECT30_REG		(SYS_CONT_MODULE_BASE+0x013C)		/* Interrupt Vector Address Register Level 30						*/
#define	INT_VECT31_REG		(SYS_CONT_MODULE_BASE+0x0140)		/* Interrupt Vector Address Register Level 31						*/
#define	INT_CFG0_3_REG		(SYS_CONT_MODULE_BASE+0x0144)		/* Int Config 0 Int Config 1 Int Config 2 Int Config 3				*/
#define	INT_CFG4_7_REG		(SYS_CONT_MODULE_BASE+0x0148)		/* Int Config 4 Int Config 5 Int Config 6 Int Config 7				*/
#define	INT_CFG8_11_REG		(SYS_CONT_MODULE_BASE+0x014C)		/* Int Config 8 Int Config 9 Int Config 10 Int Config 11			*/
#define	INT_CFG12_15_REG	(SYS_CONT_MODULE_BASE+0x0150)		/* Int Config 12 Int Config 13 Int Config 14 Int Config 15			*/
#define	INT_CFG16_19_REG	(SYS_CONT_MODULE_BASE+0x0154)		/* Int Config 16 Int Config 17 Int Config 18 Int Config 19			*/
#define	INT_CFG20_23_REG	(SYS_CONT_MODULE_BASE+0x0158)		/* Int Config 20 Int Config 21 Int Config 22 Int Config 23			*/
#define	INT_CFG24_27_REG	(SYS_CONT_MODULE_BASE+0x015C)		/* Int Config 24 Int Config 25 Int Config 26 Int Config 27			*/
#define	INT_CFG28_31_REG	(SYS_CONT_MODULE_BASE+0x0160)		/* Int Config 28 Int Config 29 Int Config 30 Int Config 31			*/
#define	ISRADDR_REG			(SYS_CONT_MODULE_BASE+0x0164)		/* ISRADDR															*/
#define	ISA_REG				(SYS_CONT_MODULE_BASE+0x0168)		/* Interrupt Status Active											*/
#define	ISRAW_REG			(SYS_CONT_MODULE_BASE+0x016C)		/* Interrupt Status Raw												*/
#define	INT_ID_REG			(SYS_CONT_MODULE_BASE+0x018C)		/* Active Interrupt Level register									*/

#define	INT_CFG_BIT_IE		0x80								/* IntConfigReg IE bit */
#define	INT_CFG_BIT_INV		0x40								/* IntConfigReg INV bit */
/* #define	INT_CFG_BIT_IT		0x20					*/			/* IntConfigReg IT bit */
#define	INT_CFG_BIT_IT		0x0								/* IntConfigReg IT bit */

#define	BBBIE_REG			0xa0401004							/* BBus Bridge Interrupt Enable register		*/
#define	BBBIS_REG			0xa0401000							/* BBus Bridge Interrupt Status register		*/
/* BBus Bridge Interrupt Enable/Status register bit define */
#define	BBBI_GLBL			0x80000000
#define	BBBI_DMA2			0x02000000
#define	BBBI_DMA1			0x01000000
#define	BBBI_1284			0x00000800
#define	BBBI_I2C			0x00000400
#define	BBBI_S4TX			0x00000200
#define	BBBI_S4RX			0x00000100
#define	BBBI_S3TX			0x00000080
#define	BBBI_S3RX			0x00000040
#define	BBBI_S1TX			0x00000020
#define	BBBI_S1RX			0x00000010
#define	BBBI_S2TX			0x00000008