bono_memory_map_defines.h

飞思卡尔imx27 wince5.0 bootloader源代码

#define GPIOC_ICONFB2            (GPIOC_BASE_ADDR+0x18)     // 32bit gpio ptc input config B2 reg
#define GPIOC_DR                 (GPIOC_BASE_ADDR+0x1C)     // 32bit gpio ptc data reg
#define GPIOC_GIUS               (GPIOC_BASE_ADDR+0x20)     // 32bit gpio ptc in use reg
#define GPIOC_SSR                (GPIOC_BASE_ADDR+0x24)     // 32bit gpio ptc sample status reg
#define GPIOC_ICR1               (GPIOC_BASE_ADDR+0x28)     // 32bit gpio ptc interrupt ctrl 1 reg
#define GPIOC_ICR2               (GPIOC_BASE_ADDR+0x2C)     // 32bit gpio ptc interrupt ctrl 2 reg
#define GPIOC_IMR                (GPIOC_BASE_ADDR+0x30)     // 32bit gpio ptc interrupt mask reg
#define GPIOC_ISR                (GPIOC_BASE_ADDR+0x34)     // 32bit gpio ptc interrupt status reg
#define GPIOC_GPR                (GPIOC_BASE_ADDR+0x38)     // 32bit gpio ptc general purpose reg
#define GPIOC_SWR                (GPIOC_BASE_ADDR+0x3C)     // 32bit gpio ptc software reset reg
#define GPIOC_PUEN               (GPIOC_BASE_ADDR+0x40)     // 32bit gpio ptc pull up enable reg

#define GPIOD_BASE_ADDR          0x10015300
#define GPIOD_DDIR               (GPIOD_BASE_ADDR+0x00)     // 32bit gpio ptd data direction reg
#define GPIOD_OCR1               (GPIOD_BASE_ADDR+0x04)     // 32bit gpio ptd output config 1 reg
#define GPIOD_OCR2               (GPIOD_BASE_ADDR+0x08)     // 32bit gpio ptd output config 2 reg
#define GPIOD_ICONFA1            (GPIOD_BASE_ADDR+0x0C)     // 32bit gpio ptd input config A1 reg
#define GPIOD_ICONFA2            (GPIOD_BASE_ADDR+0x10)     // 32bit gpio ptd input config A2 reg
#define GPIOD_ICONFB1            (GPIOD_BASE_ADDR+0x14)     // 32bit gpio ptd input config B1 reg
#define GPIOD_ICONFB2            (GPIOD_BASE_ADDR+0x18)     // 32bit gpio ptd input config B2 reg
#define GPIOD_DR                 (GPIOD_BASE_ADDR+0x1C)     // 32bit gpio ptd data reg
#define GPIOD_GIUS               (GPIOD_BASE_ADDR+0x20)     // 32bit gpio ptd in use reg
#define GPIOD_SSR                (GPIOD_BASE_ADDR+0x24)     // 32bit gpio ptd sample status reg
#define GPIOD_ICR1               (GPIOD_BASE_ADDR+0x28)     // 32bit gpio ptd interrupt ctrl 1 reg
#define GPIOD_ICR2               (GPIOD_BASE_ADDR+0x2C)     // 32bit gpio ptd interrupt ctrl 2 reg
#define GPIOD_IMR                (GPIOD_BASE_ADDR+0x30)     // 32bit gpio ptd interrupt mask reg
#define GPIOD_ISR                (GPIOD_BASE_ADDR+0x34)     // 32bit gpio ptd interrupt status reg
#define GPIOD_GPR                (GPIOD_BASE_ADDR+0x38)     // 32bit gpio ptd general purpose reg
#define GPIOD_SWR                (GPIOD_BASE_ADDR+0x3C)     // 32bit gpio ptd software reset reg
#define GPIOD_PUEN               (GPIOD_BASE_ADDR+0x40)     // 32bit gpio ptd pull up enable reg

#define GPIOE_BASE_ADDR          0x10015400
#define GPIOE_DDIR               (GPIOE_BASE_ADDR+0x00)     // 32bit gpio pte data direction reg
#define GPIOE_OCR1               (GPIOE_BASE_ADDR+0x04)     // 32bit gpio pte output config 1 reg
#define GPIOE_OCR2               (GPIOE_BASE_ADDR+0x08)     // 32bit gpio pte output config 2 reg
#define GPIOE_ICONFA1            (GPIOE_BASE_ADDR+0x0C)     // 32bit gpio pte input config A1 reg
#define GPIOE_ICONFA2            (GPIOE_BASE_ADDR+0x10)     // 32bit gpio pte input config A2 reg
#define GPIOE_ICONFB1            (GPIOE_BASE_ADDR+0x14)     // 32bit gpio pte input config B1 reg
#define GPIOE_ICONFB2            (GPIOE_BASE_ADDR+0x18)     // 32bit gpio pte input config B2 reg
#define GPIOE_DR                 (GPIOE_BASE_ADDR+0x1C)     // 32bit gpio pte data reg
#define GPIOE_GIUS               (GPIOE_BASE_ADDR+0x20)     // 32bit gpio pte in use reg
#define GPIOE_SSR                (GPIOE_BASE_ADDR+0x24)     // 32bit gpio pte sample status reg
#define GPIOE_ICR1               (GPIOE_BASE_ADDR+0x28)     // 32bit gpio pte interrupt ctrl 1 reg
#define GPIOE_ICR2               (GPIOE_BASE_ADDR+0x2C)     // 32bit gpio pte interrupt ctrl 2 reg
#define GPIOE_IMR                (GPIOE_BASE_ADDR+0x30)     // 32bit gpio pte interrupt mask reg
#define GPIOE_ISR                (GPIOE_BASE_ADDR+0x34)     // 32bit gpio pte interrupt status reg
#define GPIOE_GPR                (GPIOE_BASE_ADDR+0x38)     // 32bit gpio pte general purpose reg
#define GPIOE_SWR                (GPIOE_BASE_ADDR+0x3C)     // 32bit gpio pte software reset reg
#define GPIOE_PUEN               (GPIOE_BASE_ADDR+0x40)     // 32bit gpio pte pull up enable reg

#define GPIOF_BASE_ADDR          0x10015500
#define GPIOF_DDIR               (GPIOF_BASE_ADDR+0x00)     // 32bit gpio ptf data direction reg
#define GPIOF_OCR1               (GPIOF_BASE_ADDR+0x04)     // 32bit gpio ptf output config 1 reg
#define GPIOF_OCR2               (GPIOF_BASE_ADDR+0x08)     // 32bit gpio ptf output config 2 reg
#define GPIOF_ICONFA1            (GPIOF_BASE_ADDR+0x0C)     // 32bit gpio ptf input config A1 reg
#define GPIOF_ICONFA2            (GPIOF_BASE_ADDR+0x10)     // 32bit gpio ptf input config A2 reg
#define GPIOF_ICONFB1            (GPIOF_BASE_ADDR+0x14)     // 32bit gpio ptf input config B1 reg
#define GPIOF_ICONFB2            (GPIOF_BASE_ADDR+0x18)     // 32bit gpio ptf input config B2 reg
#define GPIOF_DR                 (GPIOF_BASE_ADDR+0x1C)     // 32bit gpio ptf data reg
#define GPIOF_GIUS               (GPIOF_BASE_ADDR+0x20)     // 32bit gpio ptf in use reg
#define GPIOF_SSR                (GPIOF_BASE_ADDR+0x24)     // 32bit gpio ptf sample status reg
#define GPIOF_ICR1               (GPIOF_BASE_ADDR+0x28)     // 32bit gpio ptf interrupt ctrl 1 reg
#define GPIOF_ICR2               (GPIOF_BASE_ADDR+0x2C)     // 32bit gpio ptf interrupt ctrl 2 reg
#define GPIOF_IMR                (GPIOF_BASE_ADDR+0x30)     // 32bit gpio ptf interrupt mask reg
#define GPIOF_ISR                (GPIOF_BASE_ADDR+0x34)     // 32bit gpio ptf interrupt status reg
#define GPIOF_GPR                (GPIOF_BASE_ADDR+0x38)     // 32bit gpio ptf general purpose reg
#define GPIOF_SWR                (GPIOF_BASE_ADDR+0x3C)     // 32bit gpio ptf software reset reg
#define GPIOF_PUEN               (GPIOF_BASE_ADDR+0x40)     // 32bit gpio ptf pull up enable reg

#define GPIO_REG_BASE            0x10015600
#define GPIO_PMASK               (GPIO_REG_BASE+0x00)       // 32bit gpio interrupt mask reg

// #########################################
// # AUDMUX                                #
// # $1001_6000 to $1001_6FFF              #
// #########################################
#define AUDMUX_BASE_ADDR         0x10016000
#define AUDMUX_HPCR1             (AUDMUX_BASE_ADDR+0x00)    // 32bit audmux host config reg 1
#define AUDMUX_HPCR2             (AUDMUX_BASE_ADDR+0x04)    // 32bit audmux host config reg 2
#define AUDMUX_HPCR3             (AUDMUX_BASE_ADDR+0x08)    // 32bit audmux host config reg 3
#define AUDMUX_PPCR1             (AUDMUX_BASE_ADDR+0x10)    // 32bit audmux pripheral config 1
#define AUDMUX_PPCR2             (AUDMUX_BASE_ADDR+0x14)    // 32bit audmux pripheral config 2
#define AUDMUX_PPCR3             (AUDMUX_BASE_ADDR+0x1C)    // 32bit audmux pripheral config 3

// #########################################
// # CSPI3                                 #
// # $1001_7000 to $1001_7FFF              #
// #########################################
#define CSPI3_BASE_ADDR          0x10017000
#define CSPI3_RXDATAREG1         (CSPI3_BASE_ADDR+0x00)     // 32bit cspi3 receive data reg
#define CSPI3_TXDATAREG1         (CSPI3_BASE_ADDR+0x04)     // 32bit cspi3 transmit data reg
#define CSPI3_CONTROLREG1        (CSPI3_BASE_ADDR+0x08)     // 32bit cspi3 control reg
#define CSPI3_INTREG1            (CSPI3_BASE_ADDR+0x0C)     // 32bit cspi3 interrupt stat/ctr reg
#define CSPI3_TESTREG1           (CSPI3_BASE_ADDR+0x10)     // 32bit cspi3 test reg
#define CSPI3_PERIODREG1         (CSPI3_BASE_ADDR+0x14)     // 32bit cspi3 sample period ctrl reg
#define CSPI3_DMAREG1            (CSPI3_BASE_ADDR+0x18)     // 32bit cspi3 dma ctrl reg
#define CSPI3_RESETREG1          (CSPI3_BASE_ADDR+0x1C)     // 32bit cspi3 soft reset reg

// #########################################
// # MSHC                                  #
// # $1001_8000 to $1001_8FFF              #
// #########################################
#define MSHC_BASE_ADDR           0x10018000
#define MSHC_COMMAND_REG         (MSHC_BASE_ADDR+0x00)      // 64bit mshc command reg
#define MSHC_DATA_REG            (MSHC_BASE_ADDR+0x08)      // 64bit mshc data reg
#define MSHC_STATUS_REG          (MSHC_BASE_ADDR+0x10)      // 64bit mshc status reg
#define MSHC_SYSTEM_REG          (MSHC_BASE_ADDR+0x18)      // 64bit mshc system reg

// #########################################
// # GPT4                                  #
// # $1001_9000 to $1001_9FFF              #
// #########################################
#define GPT4_BASE_ADDR           0x10019000
#define GPT4_TCTL4               (GPT4_BASE_ADDR+0x00)      // 32bit timer 4 control reg
#define GPT4_TPRER4              (GPT4_BASE_ADDR+0x04)      // 32bit timer 4 prescaler reg
#define GPT4_TCMP4               (GPT4_BASE_ADDR+0x08)      // 32bit timer 4 compare reg
#define GPT4_TCR4                (GPT4_BASE_ADDR+0x0C)      // 32bit timer 4 capture reg
#define GPT4_TCN4                (GPT4_BASE_ADDR+0x10)      // 32bit timer 4 counter reg
#define GPT4_TSTAT4              (GPT4_BASE_ADDR+0x14)      // 32bit timer 4 status reg

// #########################################
// # GPT5                                  #
// # $1001_A000 to $1001_AFFF              #
// #########################################
#define GPT5_BASE_ADDR           0x1001A000
#define GPT5_TCTL5               (GPT5_BASE_ADDR+0x00)      // 32bit timer 5 control reg
#define GPT5_TPRER5              (GPT5_BASE_ADDR+0x04)      // 32bit timer 5 prescaler reg
#define GPT5_TCMP5               (GPT5_BASE_ADDR+0x08)      // 32bit timer 5 compare reg
#define GPT5_TCR5                (GPT5_BASE_ADDR+0x0C)      // 32bit timer 5 capture reg
#define GPT5_TCN5                (GPT5_BASE_ADDR+0x10)      // 32bit timer 5 counter reg
#define GPT5_TSTAT5              (GPT5_BASE_ADDR+0x14)      // 32bit timer 5 status reg

// #########################################
// # UART5                                 #
// # $1001_B000 to $1001_BFFF              #
// #########################################
#define UART5_BASE_ADDR          0x1001B000
#define UART5_URXD_5             (UART5_BASE_ADDR+0x00)     // 32bit uart5 receiver reg
#define UART5_UTXD_5             (UART5_BASE_ADDR+0x40)     // 32bit uart5 transmitter reg
#define UART5_UCR1_5             (UART5_BASE_ADDR+0x80)     // 32bit uart5 control 1 reg
#define UART5_UCR2_5             (UART5_BASE_ADDR+0x84)     // 32bit uart5 control 2 reg
#define UART5_UCR3_5             (UART5_BASE_ADDR+0x88)     // 32bit uart5 control 3 reg
#define UART5_UCR4_5             (UART5_BASE_ADDR+0x8C)     // 32bit uart5 control 4 reg
#define UART5_UFCR_5             (UART5_BASE_ADDR+0x90)     // 32bit uart5 fifo control reg
#define UART5_USR1_5             (UART5_BASE_ADDR+0x94)     // 32bit uart5 status 1 reg
#define UART5_USR2_5             (UART5_BASE_ADDR+0x98)     // 32bit uart5 status 2 reg
#define UART5_UESC_5             (UART5_BASE_ADDR+0x9C)     // 32bit uart5 escape char reg
#define UART5_UTIM_5             (UART5_BASE_ADDR+0xA0)     // 32bit uart5 escape timer reg
#define UART5_UBIR_5             (UART5_BASE_ADDR+0xA4)     // 32bit uart5 BRM incremental reg
#define UART5_UBMR_5             (UART5_BASE_ADDR+0xA8)     // 32bit uart5 BRM modulator reg
#define UART5_UBRC_5             (UART5_BASE_ADDR+0xAC)     // 32bit uart5 baud rate count reg
#define UART5_ONEMS_5            (UART5_BASE_ADDR+0xB0)     // 32bit uart5 one ms reg
#define UART5_UTS_5              (UART5_BASE_ADDR+0xB4)     // 32bit uart5 test reg

// #########################################
// # UART6                                 #
// # $1001_C000 to $1001_CFFF              #
// #########################################
#define UART6_BASE_ADDR          0x1001C000
#define UART6_URXD_6             (UART6_BASE_ADDR+0x00)     // 32bit uart6 receiver reg
#define UART6_UTXD_6             (UART6_BASE_ADDR+0x40)     // 32bit uart6 transmitter reg
#define UART6_UCR1_6             (UART6_BASE_ADDR+0x80)     // 32bit uart6 control 1 reg
#define UART6_UCR2_6             (UART6_BASE_ADDR+0x84)     // 32bit uart6 control 2 reg
#define UART6_UCR3_6             (UART6_BASE_ADDR+0x88)     // 32bit uart6 control 3 reg
#define UART6_UCR4_6             (UART6_BASE_ADDR+0x8C)     // 32bit uart6 control 4 reg
#define UART6_UFCR_6             (UART6_BASE_ADDR+0x90)     // 32bit uart6 fifo control reg
#define UART6_USR1_6             (UART6_BASE_ADDR+0x94)     // 32bit uart6 status 1 reg
#define UART6_USR2_6             (UART6_BASE_ADDR+0x98)     // 32bit uart6 status 2 reg
#define UART6_UESC_6             (UART6_BASE_ADDR+0x9C)     // 32bit uart6 escape char reg
#define UART6_UTIM_6             (UART6_BASE_ADDR+0xA0)     // 32bit uart6 escape timer reg
#define UART6_UBIR_6             (UART6_BASE_ADDR+0xA4)     // 32bit uart6 BRM incremental reg
#define UART6_UBMR_6             (UART6_BASE_ADDR+0xA8)     // 32bit uart6 BRM modulator reg
#define UART6_UBRC_6             (UART6_BASE_ADDR+0xAC)     // 32bit uart6 baud rate count reg
#define UART6_ONEMS_6            (UART6_BASE_ADDR+0xB0)     // 32bit uart6 one ms reg
#define UART6_UTS_6              (UART6_BASE_ADDR+0xB4)     // 32bit uart6 test reg

// #########################################
// # I2C2                                  #
// # $1001_D000 to $1001_DFFF              #
// #########################################
#define I2C2_BASE_ADDR           0x1001D000
#define I2C2_IADR                (I2C2_BASE_ADDR+0x00)      // 16bit i2c address reg
#define I2C2_IFDR                (I2C2_BASE_ADDR+0x04)      // 16bit i2c frequency divider reg
#define I2C2_I2CR                (I2C2_BASE_ADDR+0x08)      // 16bit i2c control reg
#define I2C2_I2SR                (I2C2_BASE_ADDR+0x0C)      // 16bit i2c