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📁 飞思卡尔imx27 wince5.0 bootloader源代码
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#define CSPI1_RXDATAREG1         (CSPI1_BASE_ADDR+0x00)     // 32bit cspi1 receive data reg#define CSPI1_TXDATAREG1         (CSPI1_BASE_ADDR+0x04)     // 32bit cspi1 transmit data reg#define CSPI1_CONTROLREG1        (CSPI1_BASE_ADDR+0x08)     // 32bit cspi1 control reg#define CSPI1_INTREG1            (CSPI1_BASE_ADDR+0x0C)     // 32bit cspi1 interrupt stat/ctr reg#define CSPI1_TESTREG1           (CSPI1_BASE_ADDR+0x10)     // 32bit cspi1 test reg#define CSPI1_PERIODREG1         (CSPI1_BASE_ADDR+0x14)     // 32bit cspi1 sample period ctrl reg#define CSPI1_DMAREG1            (CSPI1_BASE_ADDR+0x18)     // 32bit cspi1 dma ctrl reg#define CSPI1_RESETREG1          (CSPI1_BASE_ADDR+0x1C)     // 32bit cspi1 soft reset reg// #########################################// # CSPI2                                 #// # $1000_F000 to $1000_FFFF              #// ##########################################define CSPI2_BASE_ADDR          0x1000F000#define CSPI2_RXDATAREG1         (CSPI2_BASE_ADDR+0x00)     // 32bit cspi2 receive data reg#define CSPI2_TXDATAREG1         (CSPI2_BASE_ADDR+0x04)     // 32bit cspi2 transmit data reg#define CSPI2_CONTROLREG1        (CSPI2_BASE_ADDR+0x08)     // 32bit cspi2 control reg#define CSPI2_INTREG1            (CSPI2_BASE_ADDR+0x0C)     // 32bit cspi2 interrupt stat/ctr reg#define CSPI2_TESTREG1           (CSPI2_BASE_ADDR+0x10)     // 32bit cspi2 test reg#define CSPI2_PERIODREG1         (CSPI2_BASE_ADDR+0x14)     // 32bit cspi2 sample period ctrl reg#define CSPI2_DMAREG1            (CSPI2_BASE_ADDR+0x18)     // 32bit cspi2 dma ctrl reg#define CSPI2_RESETREG1          (CSPI2_BASE_ADDR+0x1C)     // 32bit cspi2 soft reset reg// #########################################// # SSI1                                  #// # $1001_0000 to $1001_0FFF              #// ##########################################define SSI1_BASE_ADDR           0x10010000#define SSI1_STX0                (SSI1_BASE_ADDR+0x00)      // 32bit ssi1 tx reg 0#define SSI1_STX1                (SSI1_BASE_ADDR+0x04)      // 32bit ssi1 tx reg 1#define SSI1_SRX0                (SSI1_BASE_ADDR+0x08)      // 32bit ssi1 rx reg 0#define SSI1_SRX1                (SSI1_BASE_ADDR+0x0C)      // 32bit ssi1 rx reg 1#define SSI1_SCR                 (SSI1_BASE_ADDR+0x10)      // 32bit ssi1 control reg#define SSI1_SISR                (SSI1_BASE_ADDR+0x14)      // 32bit ssi1 intr status reg#define SSI1_SIER                (SSI1_BASE_ADDR+0x18)      // 32bit ssi1 intr enable reg#define SSI1_STCR                (SSI1_BASE_ADDR+0x1C)      // 32bit ssi1 tx config reg#define SSI1_SRCR                (SSI1_BASE_ADDR+0x20)      // 32bit ssi1 rx config reg#define SSI1_STCCR               (SSI1_BASE_ADDR+0x24)      // 32bit ssi1 tx clock control reg#define SSI1_SRCCR               (SSI1_BASE_ADDR+0x28)      // 32bit ssi1 rx clock control reg#define SSI1_SFCSR               (SSI1_BASE_ADDR+0x2C)      // 32bit ssi1 fifo control/status reg#define SSI1_STR                 (SSI1_BASE_ADDR+0x30)      // 32bit ssi1 test reg#define SSI1_SOR                 (SSI1_BASE_ADDR+0x34)      // 32bit ssi1 option reg#define SSI1_SACNT               (SSI1_BASE_ADDR+0x38)      // 32bit ssi1 ac97 control reg#define SSI1_SACADD              (SSI1_BASE_ADDR+0x3C)      // 32bit ssi1 ac97 cmd addr reg#define SSI1_SACDAT              (SSI1_BASE_ADDR+0x40)      // 32bit ssi1 ac97 cmd data reg#define SSI1_SATAG               (SSI1_BASE_ADDR+0x44)      // 32bit ssi1 ac97 tag reg#define SSI1_STMSK               (SSI1_BASE_ADDR+0x48)      // 32bit ssi1 tx time slot mask reg#define SSI1_SRMSK               (SSI1_BASE_ADDR+0x4C)      // 32bit ssi1 rx time slot mask reg#define SSI1_SACCST              (SSI1_BASE_ADDR+0x50)      // Read-only 10-bit field returns current status of AC97 slots#define SSI1_SACCEN              (SSI1_BASE_ADDR+0x54)      // 10-bit field where each bit enables an AC97 slot#define SSI1_SACCDIS             (SSI1_BASE_ADDR+0x58)      // 10-bit field where each bit disables an AC97 slot// #########################################// # SSI2                                  #// # $1001_1000 to $1001_1FFF              #// ##########################################define SSI2_BASE_ADDR           0x10011000#define SSI2_STX0                (SSI2_BASE_ADDR+0x00)      // 32bit ssi2 tx reg 0#define SSI2_STX1                (SSI2_BASE_ADDR+0x04)      // 32bit ssi2 tx reg 1#define SSI2_SRX0                (SSI2_BASE_ADDR+0x08)      // 32bit ssi2 rx reg 0#define SSI2_SRX1                (SSI2_BASE_ADDR+0x0C)      // 32bit ssi2 rx reg 1#define SSI2_SCR                 (SSI2_BASE_ADDR+0x10)      // 32bit ssi2 control reg#define SSI2_SISR                (SSI2_BASE_ADDR+0x14)      // 32bit ssi2 intr status reg#define SSI2_SIER                (SSI2_BASE_ADDR+0x18)      // 32bit ssi2 intr enable reg#define SSI2_STCR                (SSI2_BASE_ADDR+0x1C)      // 32bit ssi2 tx config reg#define SSI2_SRCR                (SSI2_BASE_ADDR+0x20)      // 32bit ssi2 rx config reg#define SSI2_STCCR               (SSI2_BASE_ADDR+0x24)      // 32bit ssi2 tx clock control reg#define SSI2_SRCCR               (SSI2_BASE_ADDR+0x28)      // 32bit ssi2 rx clock control reg#define SSI2_SFCSR               (SSI2_BASE_ADDR+0x2C)      // 32bit ssi2 fifo control/status reg#define SSI2_STR                 (SSI2_BASE_ADDR+0x30)      // 32bit ssi2 test reg#define SSI2_SOR                 (SSI2_BASE_ADDR+0x34)      // 32bit ssi2 option reg#define SSI2_SACNT               (SSI2_BASE_ADDR+0x38)      // 32bit ssi2 ac97 control reg#define SSI2_SACADD              (SSI2_BASE_ADDR+0x3C)      // 32bit ssi2 ac97 cmd addr reg#define SSI2_SACDAT              (SSI2_BASE_ADDR+0x40)      // 32bit ssi2 ac97 cmd data reg#define SSI2_SATAG               (SSI2_BASE_ADDR+0x44)      // 32bit ssi2 ac97 tag reg#define SSI2_STMSK               (SSI2_BASE_ADDR+0x48)      // 32bit ssi2 tx time slot mask reg#define SSI2_SRMSK               (SSI2_BASE_ADDR+0x4C)      // 32bit ssi2 rx time slot mask reg#define SSI2_SACCST              (SSI2_BASE_ADDR+0x50)      // Read-only 10-bit field returns current status of AC97 slots#define SSI2_SACCEN              (SSI2_BASE_ADDR+0x54)      // 10-bit field where each bit enables an AC97 slot#define SSI2_SACCDIS             (SSI2_BASE_ADDR+0x58)      // 10-bit field where each bit disables an AC97 slot// #########################################// # I2C1                                  #// # $1001_2000 to $1001_2FFF              #// ##########################################define I2C1_BASE_ADDR           0x10012000#define I2C1_IADR                (I2C1_BASE_ADDR+0x00)      // 16bit i2c address reg#define I2C1_IFDR                (I2C1_BASE_ADDR+0x04)      // 16bit i2c frequency divider reg#define I2C1_I2CR                (I2C1_BASE_ADDR+0x08)      // 16bit i2c control reg#define I2C1_I2SR                (I2C1_BASE_ADDR+0x0C)      // 16bit i2c status reg#define I2C1_I2DR                (I2C1_BASE_ADDR+0x10)      // 16bit i2c data i/o reg// #########################################// # SDHC1                                 #// # $1001_3000 to $1001_3FFF              #// ##########################################define SDHC1_BASE_ADDR          0x10013000#define SDHC1_STR_STP_CLK        (SDHC1_BASE_ADDR+0x00)     // 32bit sdhc1 control reg#define SDHC1_STATUS             (SDHC1_BASE_ADDR+0x04)     // 32bit sdhc1 status reg#define SDHC1_CLK_RATE           (SDHC1_BASE_ADDR+0x08)     // 32bit sdhc1 clock rate reg#define SDHC1_CMD_DAT_CONT       (SDHC1_BASE_ADDR+0x0C)     // 32bit sdhc1 cmd/data control reg#define SDHC1_RESPONSE_TO        (SDHC1_BASE_ADDR+0x10)     // 32bit sdhc1 response time out reg#define SDHC1_READ_TO            (SDHC1_BASE_ADDR+0x14)     // 32bit sdhc1 read time out reg#define SDHC1_BLK_LEN            (SDHC1_BASE_ADDR+0x18)     // 32bit sdhc1 block length reg#define SDHC1_NOB                (SDHC1_BASE_ADDR+0x1C)     // 32bit sdhc1 number of blocks reg#define SDHC1_REV_NO             (SDHC1_BASE_ADDR+0x20)     // 32bit sdhc1 revision number reg#define SDHC1_INT_CTRL           (SDHC1_BASE_ADDR+0x24)     // 32bit sdhc1 interrupt control reg#define SDHC1_CMD                (SDHC1_BASE_ADDR+0x28)     // 32bit sdhc1 command code reg#define SDHC1_ARG                (SDHC1_BASE_ADDR+0x2C)     // 32bit sdhc1 argument reg#define SDHC1_RES_FIFO           (SDHC1_BASE_ADDR+0x34)     // 32bit sdhc1 response fifo reg#define SDHC1_BUFFER_ACCESS      (SDHC1_BASE_ADDR+0x38)     // 32bit sdhc1 buffer access reg#define SDHC1_REMAINING_NOB      (SDHC1_BASE_ADDR+0x40)     // 32bit sdhc1 remaining nob reg#define SDHC1_REMAINING_BLK_SIZE (SDHC1_BASE_ADDR+0x44)     // 32bit sdhc1 remaining block size reg// #########################################// # SDHC2                                 #// # $1001_4000 to $1001_4FFF              #// ##########################################define SDHC2_BASE_ADDR          0x10014000#define SDHC2_STR_STP_CLK        (SDHC2_BASE_ADDR+0x00)     // 32bit sdhc2 control reg#define SDHC2_STATUS             (SDHC2_BASE_ADDR+0x04)     // 32bit sdhc2 status reg#define SDHC2_CLK_RATE           (SDHC2_BASE_ADDR+0x08)     // 32bit sdhc2 clock rate reg#define SDHC2_CMD_DAT_CONT       (SDHC2_BASE_ADDR+0x0C)     // 32bit sdhc2 cmd/data control reg#define SDHC2_RESPONSE_TO        (SDHC2_BASE_ADDR+0x10)     // 32bit sdhc2 response time out reg#define SDHC2_READ_TO            (SDHC2_BASE_ADDR+0x14)     // 32bit sdhc2 read time out reg#define SDHC2_BLK_LEN            (SDHC2_BASE_ADDR+0x18)     // 32bit sdhc2 block length reg#define SDHC2_NOB                (SDHC2_BASE_ADDR+0x1C)     // 32bit sdhc2 number of blocks reg#define SDHC2_REV_NO             (SDHC2_BASE_ADDR+0x20)     // 32bit sdhc2 revision number reg#define SDHC2_INT_CTRL           (SDHC2_BASE_ADDR+0x24)     // 32bit sdhc2 interrupt control reg#define SDHC2_CMD                (SDHC2_BASE_ADDR+0x28)     // 32bit sdhc2 command code reg#define SDHC2_ARG                (SDHC2_BASE_ADDR+0x2C)     // 32bit sdhc2 argument reg#define SDHC2_RES_FIFO           (SDHC2_BASE_ADDR+0x34)     // 32bit sdhc2 response fifo reg#define SDHC2_BUFFER_ACCESS      (SDHC2_BASE_ADDR+0x38)     // 32bit sdhc2 buffer access reg#define SDHC2_REMAINING_NOB      (SDHC2_BASE_ADDR+0x40)     // 32bit sdhc2 remaining nob reg#define SDHC2_REMAINING_BLK_SIZE (SDHC2_BASE_ADDR+0x44)     // 32bit sdhc2 remaining block size reg// #########################################// # GPIO                                  #// # $1001_5000 to $1001_5FFF              #// ##########################################define GPIOA_BASE_ADDR          0x10015000#define GPIOA_DDIR               (GPIOA_BASE_ADDR+0x00)     // 32bit gpio pta data direction reg#define GPIOA_OCR1               (GPIOA_BASE_ADDR+0x04)     // 32bit gpio pta output config 1 reg#define GPIOA_OCR2               (GPIOA_BASE_ADDR+0x08)     // 32bit gpio pta output config 2 reg#define GPIOA_ICONFA1            (GPIOA_BASE_ADDR+0x0C)     // 32bit gpio pta input config A1 reg#define GPIOA_ICONFA2            (GPIOA_BASE_ADDR+0x10)     // 32bit gpio pta input config A2 reg#define GPIOA_ICONFB1            (GPIOA_BASE_ADDR+0x14)     // 32bit gpio pta input config B1 reg#define GPIOA_ICONFB2            (GPIOA_BASE_ADDR+0x18)     // 32bit gpio pta input config B2 reg#define GPIOA_DR                 (GPIOA_BASE_ADDR+0x1C)     // 32bit gpio pta data reg#define GPIOA_GIUS               (GPIOA_BASE_ADDR+0x20)     // 32bit gpio pta in use reg#define GPIOA_SSR                (GPIOA_BASE_ADDR+0x24)     // 32bit gpio pta sample status reg#define GPIOA_ICR1               (GPIOA_BASE_ADDR+0x28)     // 32bit gpio pta interrupt ctrl 1 reg#define GPIOA_ICR2               (GPIOA_BASE_ADDR+0x2C)     // 32bit gpio pta interrupt ctrl 2 reg#define GPIOA_IMR                (GPIOA_BASE_ADDR+0x30)     // 32bit gpio pta interrupt mask reg#define GPIOA_ISR                (GPIOA_BASE_ADDR+0x34)     // 32bit gpio pta interrupt status reg#define GPIOA_GPR                (GPIOA_BASE_ADDR+0x38)     // 32bit gpio pta general purpose reg#define GPIOA_SWR                (GPIOA_BASE_ADDR+0x3C)     // 32bit gpio pta software reset reg#define GPIOA_PUEN               (GPIOA_BASE_ADDR+0x40)     // 32bit gpio pta pull up enable reg#define GPIOB_BASE_ADDR          0x10015100#define GPIOB_DDIR               (GPIOB_BASE_ADDR+0x00)     // 32bit gpio ptb data direction reg#define GPIOB_OCR1               (GPIOB_BASE_ADDR+0x04)     // 32bit gpio ptb output config 1 reg#define GPIOB_OCR2               (GPIOB_BASE_ADDR+0x08)     // 32bit gpio ptb output config 2 reg#define GPIOB_ICONFA1            (GPIOB_BASE_ADDR+0x0C)     // 32bit gpio ptb input config A1 reg#define GPIOB_ICONFA2            (GPIOB_BASE_ADDR+0x10)     // 32bit gpio ptb input config A2 reg#define GPIOB_ICONFB1            (GPIOB_BASE_ADDR+0x14)     // 32bit gpio ptb input config B1 reg#define GPIOB_ICONFB2            (GPIOB_BASE_ADDR+0x18)     // 32bit gpio ptb input config B2 reg#define GPIOB_DR                 (GPIOB_BASE_ADDR+0x1C)     // 32bit gpio ptb data reg#define GPIOB_GIUS               (GPIOB_BASE_ADDR+0x20)     // 32bit gpio ptb in use reg#define GPIOB_SSR                (GPIOB_BASE_ADDR+0x24)     // 32bit gpio ptb sample status reg#define GPIOB_ICR1               (GPIOB_BASE_ADDR+0x28)     // 32bit gpio ptb interrupt ctrl 1 reg#define GPIOB_ICR2               (GPIOB_BASE_ADDR+0x2C)     // 32bit gpio ptb interrupt ctrl 2 reg#define GPIOB_IMR                (GPIOB_BASE_ADDR+0x30)     // 32bit gpio ptb interrupt mask reg#define GPIOB_ISR                (GPIOB_BASE_ADDR+0x34)     // 32bit gpio ptb interrupt status reg#define GPIOB_GPR                (GPIOB_BASE_ADDR+0x38)     // 32bit gpio ptb general purpose reg#define GPIOB_SWR                (GPIOB_BASE_ADDR+0x3C)     // 32bit gpio ptb software reset reg#define GPIOB_PUEN               (GPIOB_BASE_ADDR+0x40)     // 32bit gpio ptb pull up enable reg#define GPIOC_BASE_ADDR          0x10015200#define GPIOC_DDIR               (GPIOC_BASE_ADDR+0x00)     // 32bit gpio ptc data direction reg#define GPIOC_OCR1               (GPIOC_BASE_ADDR+0x04)     // 32bit gpio ptc output config 1 reg#define GPIOC_OCR2               (GPIOC_BASE_ADDR+0x08)     // 32bit gpio ptc output config 2 reg#define GPIOC_ICONFA1            (GPIOC_BASE_ADDR+0x0C)     // 32bit gpio ptc input config A1 reg#define GPIOC_ICONFA2            (GPIOC_BASE_ADDR+0x10)     // 32bit gpio ptc input config A2 reg#define GPIOC_ICONFB1            (GPIOC_BASE_ADDR+0x14)     // 32bit gpio ptc input config B1 reg

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