bono_memory_map_defines.h

飞思卡尔imx27 wince5.0 bootloader源代码

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#define WDOG_BASE_ADDR           0x10002000
#define WDOG_WCR                 (WDOG_BASE_ADDR+0x00)      // 16bit watchdog control reg
#define WDOG_WSR                 (WDOG_BASE_ADDR+0x02)      // 16bit watchdog service reg
#define WDOG_WRSR                (WDOG_BASE_ADDR+0x04)      // 16bit watchdog reset status reg

// #########################################
// # GPT1                                  #
// # $1000_3000 to $1000_3FFF              #
// #########################################
#define GPT1_BASE_ADDR           0x10003000
#define GPT1_TCTL1               (GPT1_BASE_ADDR+0x00)      // 32bit timer 1 control reg
#define GPT1_TPRER1              (GPT1_BASE_ADDR+0x04)      // 32bit timer 1 prescaler reg
#define GPT1_TCMP1               (GPT1_BASE_ADDR+0x08)      // 32bit timer 1 compare reg
#define GPT1_TCR1                (GPT1_BASE_ADDR+0x0C)      // 32bit timer 1 capture reg
#define GPT1_TCN1                (GPT1_BASE_ADDR+0x10)      // 32bit timer 1 counter reg
#define GPT1_TSTAT1              (GPT1_BASE_ADDR+0x14)      // 32bit timer 1 status reg

// #########################################
// # GPT2                                  #
// # $1000_4000 to $1000_4FFF              #
// #########################################
#define GPT2_BASE_ADDR           0x10004000
#define GPT2_TCTL2               (GPT2_BASE_ADDR+0x00)      // 32bit timer 2 control reg
#define GPT2_TPRER2              (GPT2_BASE_ADDR+0x04)      // 32bit timer 2 prescaler reg
#define GPT2_TCMP2               (GPT2_BASE_ADDR+0x08)      // 32bit timer 2 compare reg
#define GPT2_TCR2                (GPT2_BASE_ADDR+0x0C)      // 32bit timer 2 capture reg
#define GPT2_TCN2                (GPT2_BASE_ADDR+0x10)      // 32bit timer 2 counter reg
#define GPT2_TSTAT2              (GPT2_BASE_ADDR+0x14)      // 32bit timer 2 status reg

// #########################################
// # GPT3                                  #
// # $1000_5000 to $1000_5FFF              #
// #########################################
#define GPT3_BASE_ADDR           0x10005000
#define GPT3_TCTL3               (GPT3_BASE_ADDR+0x00)      // 32bit timer 3 control reg
#define GPT3_TPRER3              (GPT3_BASE_ADDR+0x04)      // 32bit timer 3 prescaler reg
#define GPT3_TCMP3               (GPT3_BASE_ADDR+0x08)      // 32bit timer 3 compare reg
#define GPT3_TCR3                (GPT3_BASE_ADDR+0x0C)      // 32bit timer 3 capture reg
#define GPT3_TCN3                (GPT3_BASE_ADDR+0x10)      // 32bit timer 3 counter reg
#define GPT3_TSTAT3              (GPT3_BASE_ADDR+0x14)      // 32bit timer 3 status reg

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// # PWM                                   #
// # $1000_6000 to $1000_6FFF              #
// #########################################
#define PWM_BASE_ADDR            0x10006000
#define PWM_PWMC                 (PWM_BASE_ADDR+0x00)       // 32bit pwm control reg
#define PWM_PWMS                 (PWM_BASE_ADDR+0x04)       // 32bit pwm sample reg
#define PWM_PWMI                 (PWM_BASE_ADDR+0x08)       // 32bit pwm interrupt reg
#define PWM_PWMSA                (PWM_BASE_ADDR+0x0C)       // 32bit pwm sample reg
#define PWM_PWMP                 (PWM_BASE_ADDR+0x10)       // 32bit pwm period reg
#define PWM_PWMCNT               (PWM_BASE_ADDR+0x14)       // 32bit pwm counter reg

// #########################################
// # RTC                                   #
// # $1000_7000 to $1000_7FFF              #
// #########################################
#define RTC_BASE_ADDR            0x10007000
#define RTC_HOURMIN              (RTC_BASE_ADDR+0x00)       // 32bit rtc hour/min counter reg
#define RTC_SECOND               (RTC_BASE_ADDR+0x04)       // 32bit rtc seconds counter reg
#define RTC_ALRM_HM              (RTC_BASE_ADDR+0x08)       // 32bit rtc alarm hour/min reg
#define RTC_ALRM_SEC             (RTC_BASE_ADDR+0x0C)       // 32bit rtc alarm seconds reg
#define RTC_RTCCTL               (RTC_BASE_ADDR+0x10)       // 32bit rtc control reg
#define RTC_RTCISR               (RTC_BASE_ADDR+0x14)       // 32bit rtc interrupt status reg
#define RTC_RTCIENR              (RTC_BASE_ADDR+0x18)       // 32bit rtc interrupt enable reg
#define RTC_STPWCH               (RTC_BASE_ADDR+0x1C)       // 32bit rtc stopwatch min reg
#define RTC_DAYR                 (RTC_BASE_ADDR+0x20)       // 32bit rtc days counter reg
#define RTC_DAYALARM             (RTC_BASE_ADDR+0x24)       // 32bit rtc day alarm reg
#define RTC_TEST1                (RTC_BASE_ADDR+0x28)       // 32bit rtc test reg 1
#define RTC_TEST2                (RTC_BASE_ADDR+0x2C)       // 32bit rtc test reg 2
#define RTC_TEST3                (RTC_BASE_ADDR+0x30)       // 32bit rtc test reg 3

// #########################################
// # KPP                                   #
// # $1000_8000 to $1000_8FFF              #
// #########################################
#define KPP_BASE_ADDR            0x10008000
#define KPP_KPCR                 (KPP_BASE_ADDR+0x00)       // 16bit kpp keypad control reg
#define KPP_KPSR                 (KPP_BASE_ADDR+0x02)       // 16bit kpp keypad status reg
#define KPP_KDDR                 (KPP_BASE_ADDR+0x04)       // 16bit kpp keypad data directon reg
#define KPP_KPDR                 (KPP_BASE_ADDR+0x06)       // 16bit kpp keypad data reg

// #########################################
// # OWIRE                                 #
// # $1000_9000 to $1000_9FFF              #
// #########################################
#define OWIRE_BASE_ADDR          0x10009000
#define OWIRE_CTRL               (OWIRE_BASE_ADDR+0x00)     // 16bit owire control reg
#define OWIRE_TIME_DIV           (OWIRE_BASE_ADDR+0x02)     // 16bit owire time divider reg
#define OWIRE_RESET              (OWIRE_BASE_ADDR+0x04)     // 16bit owire reset reg

// #########################################
// # UART1                                 #
// # $1000_A000 to $1000_AFFF              #
// #########################################
#define UART1_BASE_ADDR          0x1000A000
#define UART1_URXD_1             (UART1_BASE_ADDR+0x00)     // 32bit uart1 receiver reg
#define UART1_UTXD_1             (UART1_BASE_ADDR+0x40)     // 32bit uart1 transmitter reg
#define UART1_UCR1_1             (UART1_BASE_ADDR+0x80)     // 32bit uart1 control 1 reg
#define UART1_UCR2_1             (UART1_BASE_ADDR+0x84)     // 32bit uart1 control 2 reg
#define UART1_UCR3_1             (UART1_BASE_ADDR+0x88)     // 32bit uart1 control 3 reg
#define UART1_UCR4_1             (UART1_BASE_ADDR+0x8C)     // 32bit uart1 control 4 reg
#define UART1_UFCR_1             (UART1_BASE_ADDR+0x90)     // 32bit uart1 fifo control reg
#define UART1_USR1_1             (UART1_BASE_ADDR+0x94)     // 32bit uart1 status 1 reg
#define UART1_USR2_1             (UART1_BASE_ADDR+0x98)     // 32bit uart1 status 2 reg
#define UART1_UESC_1             (UART1_BASE_ADDR+0x9C)     // 32bit uart1 escape char reg
#define UART1_UTIM_1             (UART1_BASE_ADDR+0xA0)     // 32bit uart1 escape timer reg
#define UART1_UBIR_1             (UART1_BASE_ADDR+0xA4)     // 32bit uart1 BRM incremental reg
#define UART1_UBMR_1             (UART1_BASE_ADDR+0xA8)     // 32bit uart1 BRM modulator reg
#define UART1_UBRC_1             (UART1_BASE_ADDR+0xAC)     // 32bit uart1 baud rate count reg
#define UART1_ONEMS_1            (UART1_BASE_ADDR+0xB0)     // 32bit uart1 one ms reg
#define UART1_UTS_1              (UART1_BASE_ADDR+0xB4)     // 32bit uart1 test reg

// #########################################
// # UART2                                 #
// # $1000_B000 to $1000_BFFF              #
// #########################################
#define UART2_BASE_ADDR          0x1000B000
#define UART2_URXD_2             (UART2_BASE_ADDR+0x00)     // 32bit uart2 receiver reg
#define UART2_UTXD_2             (UART2_BASE_ADDR+0x40)     // 32bit uart2 transmitter reg
#define UART2_UCR1_2             (UART2_BASE_ADDR+0x80)     // 32bit uart2 control 1 reg
#define UART2_UCR2_2             (UART2_BASE_ADDR+0x84)     // 32bit uart2 control 2 reg
#define UART2_UCR3_2             (UART2_BASE_ADDR+0x88)     // 32bit uart2 control 3 reg
#define UART2_UCR4_2             (UART2_BASE_ADDR+0x8C)     // 32bit uart2 control 4 reg
#define UART2_UFCR_2             (UART2_BASE_ADDR+0x90)     // 32bit uart2 fifo control reg
#define UART2_USR1_2             (UART2_BASE_ADDR+0x94)     // 32bit uart2 status 1 reg
#define UART2_USR2_2             (UART2_BASE_ADDR+0x98)     // 32bit uart2 status 2 reg
#define UART2_UESC_2             (UART2_BASE_ADDR+0x9C)     // 32bit uart2 escape char reg
#define UART2_UTIM_2             (UART2_BASE_ADDR+0xA0)     // 32bit uart2 escape timer reg
#define UART2_UBIR_2             (UART2_BASE_ADDR+0xA4)     // 32bit uart2 BRM incremental reg
#define UART2_UBMR_2             (UART2_BASE_ADDR+0xA8)     // 32bit uart2 BRM modulator reg
#define UART2_UBRC_2             (UART2_BASE_ADDR+0xAC)     // 32bit uart2 baud rate count reg
#define UART2_ONEMS_2            (UART2_BASE_ADDR+0xB0)     // 32bit uart2 one ms reg
#define UART2_UTS_2              (UART2_BASE_ADDR+0xB4)     // 32bit uart2 test reg

// #########################################
// # UART3                                 #
// # $1000_C000 to $1000_CFFF              #
// #########################################
#define UART3_BASE_ADDR          0x1000C000
#define UART3_URXD_3             (UART3_BASE_ADDR+0x00)     // 32bit uart3 receiver reg
#define UART3_UTXD_3             (UART3_BASE_ADDR+0x40)     // 32bit uart3 transmitter reg
#define UART3_UCR1_3             (UART3_BASE_ADDR+0x80)     // 32bit uart3 control 1 reg
#define UART3_UCR2_3             (UART3_BASE_ADDR+0x84)     // 32bit uart3 control 2 reg
#define UART3_UCR3_3             (UART3_BASE_ADDR+0x88)     // 32bit uart3 control 3 reg
#define UART3_UCR4_3             (UART3_BASE_ADDR+0x8C)     // 32bit uart3 control 4 reg
#define UART3_UFCR_3             (UART3_BASE_ADDR+0x90)     // 32bit uart3 fifo control reg
#define UART3_USR1_3             (UART3_BASE_ADDR+0x94)     // 32bit uart3 status 1 reg
#define UART3_USR2_3             (UART3_BASE_ADDR+0x98)     // 32bit uart3 status 2 reg
#define UART3_UESC_3             (UART3_BASE_ADDR+0x9C)     // 32bit uart3 escape char reg
#define UART3_UTIM_3             (UART3_BASE_ADDR+0xA0)     // 32bit uart3 escape timer reg
#define UART3_UBIR_3             (UART3_BASE_ADDR+0xA4)     // 32bit uart3 BRM incremental reg
#define UART3_UBMR_3             (UART3_BASE_ADDR+0xA8)     // 32bit uart3 BRM modulator reg
#define UART3_UBRC_3             (UART3_BASE_ADDR+0xAC)     // 32bit uart3 baud rate count reg
#define UART3_ONEMS_3            (UART3_BASE_ADDR+0xB0)     // 32bit uart3 one ms reg
#define UART3_UTS_3              (UART3_BASE_ADDR+0xB4)     // 32bit uart3 test reg

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// # UART4                                 #
// # $1000_D000 to $1000_DFFF              #
// #########################################
#define UART4_BASE_ADDR          0x1000D000
#define UART4_URXD_4             (UART4_BASE_ADDR+0x00)     // 32bit uart4 receiver reg
#define UART4_UTXD_4             (UART4_BASE_ADDR+0x40)     // 32bit uart4 transmitter reg
#define UART4_UCR1_4             (UART4_BASE_ADDR+0x80)     // 32bit uart4 control 1 reg
#define UART4_UCR2_4             (UART4_BASE_ADDR+0x84)     // 32bit uart4 control 2 reg
#define UART4_UCR3_4             (UART4_BASE_ADDR+0x88)     // 32bit uart4 control 3 reg
#define UART4_UCR4_4             (UART4_BASE_ADDR+0x8C)     // 32bit uart4 control 4 reg
#define UART4_UFCR_4             (UART4_BASE_ADDR+0x90)     // 32bit uart4 fifo control reg
#define UART4_USR1_4             (UART4_BASE_ADDR+0x94)     // 32bit uart4 status 1 reg
#define UART4_USR2_4             (UART4_BASE_ADDR+0x98)     // 32bit uart4 status 2 reg
#define UART4_UESC_4             (UART4_BASE_ADDR+0x9C)     // 32bit uart4 escape char reg
#define UART4_UTIM_4             (UART4_BASE_ADDR+0xA0)     // 32bit uart4 escape timer reg
#define UART4_UBIR_4             (UART4_BASE_ADDR+0xA4)     // 32bit uart4 BRM incremental reg
#define UART4_UBMR_4             (UART4_BASE_ADDR+0xA8)     // 32bit uart4 BRM modulator reg
#define UART4_UBRC_4             (UART4_BASE_ADDR+0xAC)     // 32bit uart4 baud rate count reg
#define UART4_ONEMS_4            (UART4_BASE_ADDR+0xB0)     // 32bit uart4 one ms reg
#define UART4_UTS_4              (UART4_BASE_ADDR+0xB4)     // 32bit uart4 test reg

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// # CSPI1                                 #
// # $1000_E000 to $1000_EFFF              #
// #########################################
#define CSPI1_BASE_ADDR          0x1000E000