wash.hier_info

一个用VHDL程序写成的VHDL程序

|wash
warm <= warming:inst4.warn
clk => warming:inst4.clk
clk => count:inst.clk
clk => one:inst9.clk
clk => state:inst5.clk
clk => ten:inst2.clk
clk => twenty:inst3.clk
start => one:inst9.start
start => count:inst.start
start => state:inst5.start
enter => count:inst.enter
count[0] => count:inst.ini[0]
count[1] => count:inst.ini[1]
count[2] => count:inst.ini[2]
count[3] => count:inst.ini[3]
count[4] => count:inst.ini[4]
count[5] => count:inst.ini[5]
count[6] => count:inst.ini[6]
count[7] => count:inst.ini[7]
led[0] <= state:inst5.led[0]
led[1] <= state:inst5.led[1]
led[2] <= state:inst5.led[2]
reset => state:inst5.reset
motor[0] <= state:inst5.motor[0]
motor[1] <= state:inst5.motor[1]
show[0] <= count:inst.show[0]
show[1] <= count:inst.show[1]
show[2] <= count:inst.show[2]
show[3] <= count:inst.show[3]
show[4] <= count:inst.show[4]
show[5] <= count:inst.show[5]
show[6] <= count:inst.show[6]
show[7] <= count:inst.show[7]


|wash|warming:inst4
clk => warn~0.DATAB
finishc => warn~0.OUTPUTSELECT
warn <= warn~0.DB_MAX_OUTPUT_PORT_TYPE


|wash|count:inst
clk => show[0]~reg0.CLK
clk => show[1]~reg0.CLK
clk => show[2]~reg0.CLK
clk => show[3]~reg0.CLK
clk => show[4]~reg0.CLK
clk => show[5]~reg0.CLK
clk => show[6]~reg0.CLK
clk => show[7]~reg0.CLK
clk => finish~reg0.CLK
t1a => num[0].CLK
t1a => num[1].CLK
t1a => num[2].CLK
t1a => num[3].CLK
t1a => num[4].CLK
t1a => num[5].CLK
t1a => num[6].CLK
t1a => num[7].CLK
start => process0~0.IN1
finish <= finish~reg0.DB_MAX_OUTPUT_PORT_TYPE
ini[0] => num[0].ADATA
ini[1] => num[1].ADATA
ini[2] => num[2].ADATA
ini[3] => num[3].ADATA
ini[4] => num[4].ADATA
ini[5] => num[5].ADATA
ini[6] => num[6].ADATA
ini[7] => num[7].ADATA
show[0] <= show[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
show[1] <= show[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
show[2] <= show[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
show[3] <= show[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
show[4] <= show[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
show[5] <= show[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
show[6] <= show[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
show[7] <= show[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
enter => num[0].ALOAD
enter => num[1].ALOAD
enter => num[2].ALOAD
enter => num[3].ALOAD
enter => num[4].ALOAD
enter => num[5].ALOAD
enter => num[6].ALOAD
enter => num[7].ALOAD


|wash|freq_div1min:inst8
fout0 => fout1~reg0.CLK
fout0 => mid.CLK
fout0 => count[0].CLK
fout0 => count[1].CLK
fout0 => count[2].CLK
fout0 => count[3].CLK
fout0 => count[4].CLK
fout0 => count[5].CLK
fout1 <= fout1~reg0.DB_MAX_OUTPUT_PORT_TYPE


|wash|one:inst9
clk => fout~reg0.CLK
clk => mid.CLK
clk => count[0].CLK
clk => count[1].CLK
clk => count[2].CLK
clk => count[3].CLK
clk => count[4].CLK
clk => count[5].CLK
fout <= fout~reg0.DB_MAX_OUTPUT_PORT_TYPE
start => fout~reg0.ENA
start => count[0].ENA
start => count[1].ENA
start => count[2].ENA
start => count[3].ENA
start => count[4].ENA
start => count[5].ENA


|wash|state:inst5
clk => t20_ena~reg0.CLK
clk => t10_ena~reg0.CLK
clk => led[0]~reg0.CLK
clk => led[1]~reg0.CLK
clk => led[2]~reg0.CLK
clk => motor[0]~reg0.CLK
clk => motor[1]~reg0.CLK
clk => c_st~1.IN1
t10_ena <= t10_ena~reg0.DB_MAX_OUTPUT_PORT_TYPE
t20_ena <= t20_ena~reg0.DB_MAX_OUTPUT_PORT_TYPE
t10a => Selector2.IN3
t10a => Selector4.IN3
t10a => Selector0.IN4
t10a => Selector4.IN4
t10a => Selector5.IN1
t10a => Selector5.IN2
t10a => Selector3.IN1
t10a => Selector1.IN1
t20a => Selector1.IN3
t20a => Selector5.IN3
t20a => Selector3.IN3
t20a => Selector5.IN4
t20a => Selector4.IN1
t20a => Selector4.IN2
t20a => Selector2.IN1
t20a => Selector0.IN2
finishb => com~0.IN0
start => com~1.IN1
reset => com~0.IN1
led[0] <= led[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led[1] <= led[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led[2] <= led[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
motor[0] <= motor[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
motor[1] <= motor[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|wash|ten:inst2
clk => t10~reg0.CLK
clk => num[0].CLK
clk => num[1].CLK
clk => num[2].CLK
clk => num[3].CLK
clk => num[4].CLK
clk => num[5].CLK
clk => num[6].CLK
clk => num[7].CLK
clk => num[8].CLK
clk => num[9].CLK
t10_en => num~10.OUTPUTSELECT
t10_en => num~11.OUTPUTSELECT
t10_en => num~12.OUTPUTSELECT
t10_en => num~13.OUTPUTSELECT
t10_en => num~14.OUTPUTSELECT
t10_en => num~15.OUTPUTSELECT
t10_en => num~16.OUTPUTSELECT
t10_en => num~17.OUTPUTSELECT
t10_en => num~18.OUTPUTSELECT
t10_en => num~19.OUTPUTSELECT
t10_en => num[1].ALOAD
t10_en => num[0].ALOAD
t10_en => num[2].ALOAD
t10_en => num[3].ALOAD
t10_en => num[4].ALOAD
t10_en => num[5].ALOAD
t10_en => num[6].ALOAD
t10_en => num[7].ALOAD
t10_en => num[8].ALOAD
t10_en => num[9].ALOAD
t10 <= t10~reg0.DB_MAX_OUTPUT_PORT_TYPE


|wash|twenty:inst3
clk => t20~reg0.CLK
clk => num[0].CLK
clk => num[1].CLK
clk => num[2].CLK
clk => num[3].CLK
clk => num[4].CLK
clk => num[5].CLK
clk => num[6].CLK
clk => num[7].CLK
clk => num[8].CLK
clk => num[9].CLK
clk => num[10].CLK
t20_en => num[0].ACLR
t20_en => num[1].ACLR
t20_en => num[2].ACLR
t20_en => num[3].ACLR
t20_en => num[4].ACLR
t20_en => num[5].ACLR
t20_en => num[6].ACLR
t20_en => num[7].ACLR
t20_en => num[8].ACLR
t20_en => num[9].ACLR
t20_en => num[10].ACLR
t20_en => num[1].ENA
t20_en => num[0].ENA
t20_en => num[2].ENA
t20_en => num[3].ENA
t20_en => num[4].ENA
t20_en => num[5].ENA
t20_en => num[6].ENA
t20_en => num[7].ENA
t20_en => num[8].ENA
t20_en => num[9].ENA
t20_en => num[10].ENA
t20 <= t20~reg0.DB_MAX_OUTPUT_PORT_TYPE