bin2seg.v

来自「用Altera公司的QuartusII编写的电子钟程序」· Verilog 代码 · 共 25 行

module bin2seg(data_in,data_out);
input [3:0] data_in;
output [6:0] data_out;
reg [6:0] data_out;
always@(data_in)
case(data_in)
	4'h0:data_out=7'b1000000;
	4'h1:data_out=7'b1111001;
	4'h2:data_out=7'b0100100;
	4'h3:data_out=7'b0110000;
	4'h4:data_out=7'b0011001;
	4'h5:data_out=7'b0010010;
	4'h6:data_out=7'b0000011;
	4'h7:data_out=7'b1111000;
	4'h8:data_out=7'b0000000;
	4'h9:data_out=7'b0011000;
	4'ha:data_out=7'b0001000;
	4'hb:data_out=7'b0000011;
	4'hc:data_out=7'b0100111;
	4'hd:data_out=7'b0100001;
	4'he:data_out=7'b0000110;
	4'hf:data_out=7'b0001110;
	default:data_out=7'b1111111;
endcase
endmodule