📄 digtalclk.tan.rpt
字号:
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same as Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; Off ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
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; Clock Settings Summary ;
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; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk50mhz ; ; User Pin ; NONE ; 0.000 ns ; 0.000 ns ; NONE ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk50mhz' ;
+-----------------------------------------+-----------------------------------------------------+----------------------+----------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+----------------------+----------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 18.51 MHz ( period = 54.013 ns ) ; clock:inst1|sw[11] ; clock:inst1|disp[7] ; clk50mhz ; clk50mhz ; None ; None ; 51.243 ns ;
; N/A ; 18.58 MHz ( period = 53.808 ns ) ; clock:inst1|sw[11] ; clock:inst1|disp[6] ; clk50mhz ; clk50mhz ; None ; None ; 51.004 ns ;
; N/A ; 18.67 MHz ( period = 53.563 ns ) ; clock:inst1|sw[11] ; clock:inst1|disp[5] ; clk50mhz ; clk50mhz ; None ; None ; 50.793 ns ;
; N/A ; 19.09 MHz ( period = 52.378 ns ) ; clock:inst1|sw[13] ; clock:inst1|disp[7] ; clk50mhz ; clk50mhz ; None ; None ; 49.608 ns ;
; N/A ; 19.13 MHz ( period = 52.276 ns ) ; clock:inst1|sw[12] ; clock:inst1|disp[7] ; clk50mhz ; clk50mhz ; None ; None ; 49.506 ns ;
; N/A ; 19.17 MHz ( period = 52.173 ns ) ; clock:inst1|sw[13] ; clock:inst1|disp[6] ; clk50mhz ; clk50mhz ; None ; None ; 49.369 ns ;
; N/A ; 19.20 MHz ( period = 52.071 ns ) ; clock:inst1|sw[12] ; clock:inst1|disp[6] ; clk50mhz ; clk50mhz ; None ; None ; 49.267 ns ;
; N/A ; 19.22 MHz ( period = 52.025 ns ) ; clock:inst1|sw[10] ; clock:inst1|disp[7] ; clk50mhz ; clk50mhz ; None ; None ; 49.255 ns ;
; N/A ; 19.26 MHz ( period = 51.928 ns ) ; clock:inst1|sw[13] ; clock:inst1|disp[5] ; clk50mhz ; clk50mhz ; None ; None ; 49.158 ns ;
; N/A ; 19.30 MHz ( period = 51.826 ns ) ; clock:inst1|sw[12] ; clock:inst1|disp[5] ; clk50mhz ; clk50mhz ; None ; None ; 49.056 ns ;
; N/A ; 19.30 MHz ( period = 51.821 ns ) ; clock:inst1|sw[11] ; clock:inst1|disp[2] ; clk50mhz ; clk50mhz ; None ; None ; 49.017 ns ;
; N/A ; 19.30 MHz ( period = 51.820 ns ) ; clock:inst1|sw[10] ; clock:inst1|disp[6] ; clk50mhz ; clk50mhz ; None ; None ; 49.016 ns ;
; N/A ; 19.39 MHz ( period = 51.575 ns ) ; clock:inst1|sw[10] ; clock:inst1|disp[5] ; clk50mhz ; clk50mhz ; None ; None ; 48.805 ns ;
; N/A ; 19.51 MHz ( period = 51.245 ns ) ; clock:inst1|sw[11] ; clock:inst1|disp[1] ; clk50mhz ; clk50mhz ; None ; None ; 48.441 ns ;
; N/A ; 19.57 MHz ( period = 51.092 ns ) ; clock:inst1|sw[11] ; clock:inst1|disp[4] ; clk50mhz ; clk50mhz ; None ; None ; 48.288 ns ;
; N/A ; 19.65 MHz ( period = 50.897 ns ) ; clock:inst1|sw[11] ; clock:inst1|disp[3] ; clk50mhz ; clk50mhz ; None ; None ; 48.128 ns ;
; N/A ; 20.01 MHz ( period = 49.983 ns ) ; clock:inst1|sw[12] ; clock:inst1|disp[2] ; clk50mhz ; clk50mhz ; None ; None ; 47.179 ns ;
; N/A ; 20.05 MHz ( period = 49.880 ns ) ; clock:inst1|sw[13] ; clock:inst1|disp[2] ; clk50mhz ; clk50mhz ; None ; None ; 47.076 ns ;
; N/A ; 20.22 MHz ( period = 49.457 ns ) ; clock:inst1|sw[13] ; clock:inst1|disp[4] ; clk50mhz ; clk50mhz ; None ; None ; 46.653 ns ;
; N/A ; 20.24 MHz ( period = 49.407 ns ) ; clock:inst1|sw[12] ; clock:inst1|disp[1] ; clk50mhz ; clk50mhz ; None ; None ; 46.603 ns ;
; N/A ; 20.26 MHz ( period = 49.355 ns ) ; clock:inst1|sw[12] ; clock:inst1|disp[4] ; clk50mhz ; clk50mhz ; None ; None ; 46.551 ns ;
; N/A ; 20.26 MHz ( period = 49.354 ns ) ; clock:inst1|sw[10] ; clock:inst1|disp[2] ; clk50mhz ; clk50mhz ; None ; None ; 46.550 ns ;
; N/A ; 20.28 MHz ( period = 49.304 ns ) ; clock:inst1|sw[13] ; clock:inst1|disp[1] ; clk50mhz ; clk50mhz ; None ; None ; 46.500 ns ;
; N/A ; 20.36 MHz ( period = 49.104 ns ) ; clock:inst1|sw[10] ; clock:inst1|disp[4] ; clk50mhz ; clk50mhz ; None ; None ; 46.300 ns ;
; N/A ; 20.38 MHz ( period = 49.059 ns ) ; clock:inst1|sw[12] ; clock:inst1|disp[3] ; clk50mhz ; clk50mhz ; None ; None ; 46.290 ns ;
; N/A ; 20.43 MHz ( period = 48.956 ns ) ; clock:inst1|sw[13] ; clock:inst1|disp[3] ; clk50mhz ; clk50mhz ; None ; None ; 46.187 ns ;
; N/A ; 20.50 MHz ( period = 48.778 ns ) ; clock:inst1|sw[10] ; clock:inst1|disp[1] ; clk50mhz ; clk50mhz ; None ; None ; 45.974 ns ;
; N/A ; 20.65 MHz ( period = 48.430 ns ) ; clock:inst1|sw[10] ; clock:inst1|disp[3] ; clk50mhz ; clk50mhz ; None ; None ; 45.661 ns ;
; N/A ; 20.82 MHz ( period = 48.029 ns ) ; clock:inst1|sw[9] ; clock:inst1|disp[7] ; clk50mhz ; clk50mhz ; None ; None ; 45.259 ns ;
; N/A ; 20.91 MHz ( period = 47.824 ns ) ; clock:inst1|sw[9] ; clock:inst1|disp[6] ; clk50mhz ; clk50mhz ; None ; None ; 45.020 ns ;
; N/A ; 21.02 MHz ( period = 47.579 ns ) ; clock:inst1|sw[9] ; clock:inst1|disp[5] ; clk50mhz ; clk50mhz ; None ; None ; 44.809 ns ;
; N/A ; 21.16 MHz ( period = 47.255 ns ) ; clock:inst1|sw[9] ; clock:inst1|disp[10] ; clk50mhz ; clk50mhz ; None ; None ; 44.451 ns ;
; N/A ; 21.19 MHz ( period = 47.199 ns ) ; clock:inst1|sw[9] ; clock:inst1|disp[11] ; clk50mhz ; clk50mhz ; None ; None ; 44.395 ns ;
; N/A ; 21.61 MHz ( period = 46.273 ns ) ; clock:inst1|sw[9] ; clock:inst1|disp[8] ; clk50mhz ; clk50mhz ; None ; None ; 43.469 ns ;
; N/A ; 21.68 MHz ( period = 46.118 ns ) ; clock:inst1|sw[9] ; clock:inst1|disp[9] ; clk50mhz ; clk50mhz ; None ; None ; 43.314 ns ;
; N/A ; 22.08 MHz ( period = 45.282 ns ) ; clock:inst1|sw[10] ; clock:inst1|disp[10] ; clk50mhz ; clk50mhz ; None ; None ; 42.478 ns ;
; N/A ; 22.09 MHz ( period = 45.272 ns ) ; clock:inst1|sw[12] ; clock:inst1|disp[10] ; clk50mhz ; clk50mhz ; None ; None ; 42.468 ns ;
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