📄 cpu.fit.rpt
字号:
; Slow Slew Rate ; Off ; Off ;
; PCI I/O ; Off ; Off ;
; Weak Pull-Up Resistor ; Off ; Off ;
; Enable Bus-Hold Circuitry ; Off ; Off ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Auto Packed Registers -- Stratix/Stratix GX ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Auto Merge PLLs ; On ; On ;
; Perform Physical Synthesis for Combinational Logic ; Off ; Off ;
; Perform Register Duplication ; Off ; Off ;
; Perform Register Retiming ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
; Auto Register Duplication ; Auto ; Auto ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
+----------------------------------------------------+--------------------------------+--------------------------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in C:/altera/VHDL/chap4/cpu.pin.
+--------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+---------------------------------------------+----------------------+
; Resource ; Usage ;
+---------------------------------------------+----------------------+
; Total logic elements ; 651 / 10,570 ( 6 % ) ;
; -- Combinational with no register ; 559 ;
; -- Register only ; 8 ;
; -- Combinational with a register ; 84 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 400 ;
; -- 3 input functions ; 159 ;
; -- 2 input functions ; 83 ;
; -- 1 input functions ; 5 ;
; -- 0 input functions ; 4 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 576 ;
; -- arithmetic mode ; 75 ;
; -- qfbk mode ; 16 ;
; -- register cascade mode ; 0 ;
; -- synchronous clear/load mode ; 68 ;
; -- asynchronous clear/load mode ; 91 ;
; ; ;
; Total LABs ; 69 / 1,057 ( 7 % ) ;
; Logic elements in carry chains ; 84 ;
; User inserted logic elements ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 32 / 336 ( 10 % ) ;
; -- Clock pins ; 3 / 16 ( 19 % ) ;
; Global signals ; 2 ;
; M512s ; 0 / 94 ( 0 % ) ;
; M4Ks ; 0 / 60 ( 0 % ) ;
; M-RAMs ; 0 / 1 ( 0 % ) ;
; Total memory bits ; 0 / 920,448 ( 0 % ) ;
; Total RAM block bits ; 0 / 920,448 ( 0 % ) ;
; DSP block 9-bit elements ; 0 / 48 ( 0 % ) ;
; PLLs ; 0 / 6 ( 0 % ) ;
; Global clocks ; 2 / 16 ( 13 % ) ;
; Regional clocks ; 0 / 16 ( 0 % ) ;
; Fast regional clocks ; 0 / 8 ( 0 % ) ;
; SERDES transmitters ; 0 / 44 ( 0 % ) ;
; SERDES receivers ; 0 / 44 ( 0 % ) ;
; Maximum fan-out node ; reset ;
; Maximum fan-out ; 93 ;
; Highest non-global fan-out signal ; status[0] ;
; Highest non-global fan-out ; 73 ;
; Total fan-out ; 2656 ;
; Average fan-out ; 3.88 ;
+---------------------------------------------+----------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+--------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+--------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; M_data_in[0] ; W15 ; 8 ; 17 ; 0 ; 0 ; 3 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; M_data_in[1] ; M22 ; 1 ; 0 ; 12 ; 3 ; 3 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; M_data_in[2] ; J16 ; 3 ; 12 ; 31 ; 5 ; 3 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; M_data_in[3] ; R15 ; 8 ; 12 ; 0 ; 2 ; 3 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; M_data_in[4] ; L22 ; 2 ; 0 ; 19 ; 2 ; 3 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; M_data_in[5] ; AB16 ; 8 ; 9 ; 0 ; 5 ; 3 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; M_data_in[6] ; C17 ; 3 ; 7 ; 31 ; 1 ; 3 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; M_data_in[7] ; U14 ; 8 ; 17 ; 0 ; 3 ; 3 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; clock ; M20 ; 1 ; 0 ; 12 ; 0 ; 92 ; 0 ; yes ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; reset ; M21 ; 1 ; 0 ; 12 ; 2 ; 93 ; 0 ; yes ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
+--------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
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