c8051.v

c8051 core 不是源代码版的

module C8051 (
   rst  ,
   clk  ,
   ea  ,
   p0_in  ,
   p1_in  ,
   p2_in  ,
   p3_in  ,
   databus_rom  ,
   databus_ram  ,
   databus_out  ,
   p0_out  ,
   p1_out  ,
   p2_out  ,
   p3_out  ,
   ale  ,
   psen  ,
   rom_addr  ,
   rom_oe  ,
   ram_addr  ,
   ram_we  ,
   ram_oe );

   input rst ;
   input clk ;
   input ea ;
   input [7:0] p0_in ;
   input [7:0] p1_in ;
   input [7:0] p2_in ;
   input [7:0] p3_in ;
   input [7:0] databus_rom ;
   input [7:0] databus_ram ;
   output [7:0] databus_out ;
   output [7:0] p0_out ;
   output [7:0] p1_out ;
   output [7:0] p2_out ;
   output [7:0] p3_out ;
   output ale ;
   output psen ;
   output [11:0] rom_addr ;
   output rom_oe ;
   output [7:0] ram_addr ;
   output ram_we ;
   output ram_oe ;

   parameter  timingmode = "typ";
   defparam   TDModel.timingmode = timingmode;

   wire TDOpenPortSignal ;


   C8051_td TDModel (
     .rst (rst ),
     .clk (clk ),
     .ea (ea ),
     .p0_in ({p0_in [7] ,
          p0_in [6] ,
          p0_in [5] ,
          p0_in [4] ,
          p0_in [3] ,
          p0_in [2] ,
          p0_in [1] ,
          p0_in [0]}),
     .p1_in ({p1_in [7] ,
          p1_in [6] ,
          p1_in [5] ,
          p1_in [4] ,
          p1_in [3] ,
          p1_in [2] ,
          p1_in [1] ,
          p1_in [0]}),
     .p2_in ({p2_in [7] ,
          p2_in [6] ,
          p2_in [5] ,
          p2_in [4] ,
          p2_in [3] ,
          p2_in [2] ,
          p2_in [1] ,
          p2_in [0]}),
     .p3_in ({p3_in [7] ,
          p3_in [6] ,
          p3_in [5] ,
          p3_in [4] ,
          p3_in [3] ,
          p3_in [2] ,
          p3_in [1] ,
          p3_in [0]}),
     .databus_rom ({databus_rom [7] ,
          databus_rom [6] ,
          databus_rom [5] ,
          databus_rom [4] ,
          databus_rom [3] ,
          databus_rom [2] ,
          databus_rom [1] ,
          databus_rom [0]}),
     .databus_ram ({databus_ram [7] ,
          databus_ram [6] ,
          databus_ram [5] ,
          databus_ram [4] ,
          databus_ram [3] ,
          databus_ram [2] ,
          databus_ram [1] ,
          databus_ram [0]}),
     .databus_out ({databus_out [7] ,
          databus_out [6] ,
          databus_out [5] ,
          databus_out [4] ,
          databus_out [3] ,
          databus_out [2] ,
          databus_out [1] ,
          databus_out [0]}),
     .p0_out ({p0_out [7] ,
          p0_out [6] ,
          p0_out [5] ,
          p0_out [4] ,
          p0_out [3] ,
          p0_out [2] ,
          p0_out [1] ,
          p0_out [0]}),
     .p1_out ({p1_out [7] ,
          p1_out [6] ,
          p1_out [5] ,
          p1_out [4] ,
          p1_out [3] ,
          p1_out [2] ,
          p1_out [1] ,
          p1_out [0]}),
     .p2_out ({p2_out [7] ,
          p2_out [6] ,
          p2_out [5] ,
          p2_out [4] ,
          p2_out [3] ,
          p2_out [2] ,
          p2_out [1] ,
          p2_out [0]}),
     .p3_out ({p3_out [7] ,
          p3_out [6] ,
          p3_out [5] ,
          p3_out [4] ,
          p3_out [3] ,
          p3_out [2] ,
          p3_out [1] ,
          p3_out [0]}),
     .ale (ale ),
     .psen (psen ),
     .rom_addr ({rom_addr [11] ,
          rom_addr [10] ,
          rom_addr [9] ,
          rom_addr [8] ,
          rom_addr [7] ,
          rom_addr [6] ,
          rom_addr [5] ,
          rom_addr [4] ,
          rom_addr [3] ,
          rom_addr [2] ,
          rom_addr [1] ,
          rom_addr [0]}),
     .rom_oe (rom_oe ),
     .ram_addr ({ram_addr [7] ,
          ram_addr [6] ,
          ram_addr [5] ,
          ram_addr [4] ,
          ram_addr [3] ,
          ram_addr [2] ,
          ram_addr [1] ,
          ram_addr [0]}),
     .ram_we (ram_we ),
     .ram_oe (ram_oe )
          );
endmodule