📄 lab5.map.rpt
字号:
; mpar_add.tdf ; yes ; Megafunction ; c:/altera/quartus50sp1/libraries/megafunctions/mpar_add.tdf ;
; lpm_add_sub.tdf ; yes ; Megafunction ; c:/altera/quartus50sp1/libraries/megafunctions/lpm_add_sub.tdf ;
; addcore.inc ; yes ; Other ; c:/altera/quartus50sp1/libraries/megafunctions/addcore.inc ;
; look_add.inc ; yes ; Other ; c:/altera/quartus50sp1/libraries/megafunctions/look_add.inc ;
; alt_stratix_add_sub.inc ; yes ; Other ; c:/altera/quartus50sp1/libraries/megafunctions/alt_stratix_add_sub.inc ;
; alt_mercury_add_sub.inc ; yes ; Other ; c:/altera/quartus50sp1/libraries/megafunctions/alt_mercury_add_sub.inc ;
; addcore.tdf ; yes ; Megafunction ; c:/altera/quartus50sp1/libraries/megafunctions/addcore.tdf ;
; a_csnbuffer.inc ; yes ; Other ; c:/altera/quartus50sp1/libraries/megafunctions/a_csnbuffer.inc ;
; a_csnbuffer.tdf ; yes ; Megafunction ; c:/altera/quartus50sp1/libraries/megafunctions/a_csnbuffer.tdf ;
; altshift.tdf ; yes ; Megafunction ; c:/altera/quartus50sp1/libraries/megafunctions/altshift.tdf ;
+----------------------------------+-----------------+------------------------+------------------------------------------------------------------------+
+---------------------------------------------+
; Analysis & Synthesis Resource Usage Summary ;
+-----------------------------------+---------+
; Resource ; Usage ;
+-----------------------------------+---------+
; Total logic elements ; 211 ;
; Total combinational functions ; 166 ;
; -- Total 4-input functions ; 105 ;
; -- Total 3-input functions ; 20 ;
; -- Total 2-input functions ; 36 ;
; -- Total 1-input functions ; 5 ;
; -- Total 0-input functions ; 0 ;
; Combinational cells for routing ; 0 ;
; Total registers ; 62 ;
; Total logic cells in carry chains ; 18 ;
; I/O pins ; 30 ;
; Maximum fan-out node ; clock ;
; Maximum fan-out ; 62 ;
; Total fan-out ; 788 ;
; Average fan-out ; 3.27 ;
+-----------------------------------+---------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity ;
+---------------------------------------------------+-------------+--------------+-------------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+----------------------------------------------------------------------------------------------------------------------------------------------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; DSP 36x36 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+---------------------------------------------------+-------------+--------------+-------------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+----------------------------------------------------------------------------------------------------------------------------------------------------------+
; |lab2_sim ; 211 (0) ; 62 ; 0 ; 0 ; 0 ; 0 ; 0 ; 30 ; 0 ; 149 (0) ; 45 (0) ; 17 (0) ; 18 (0) ; |lab2_sim ;
; |cpu:cpu| ; 143 (127) ; 34 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 109 (93) ; 21 (21) ; 13 (13) ; 18 (13) ; |lab2_sim|cpu:cpu ;
; |lpm_mult:mult_rtl_0| ; 16 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 16 (0) ; 0 (0) ; 0 (0) ; 5 (0) ; |lab2_sim|cpu:cpu|lpm_mult:mult_rtl_0 ;
; |multcore:mult_core| ; 16 (10) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 16 (10) ; 0 (0) ; 0 (0) ; 5 (0) ; |lab2_sim|cpu:cpu|lpm_mult:mult_rtl_0|multcore:mult_core ;
; |mpar_add:padder| ; 6 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 6 (0) ; 0 (0) ; 0 (0) ; 5 (0) ; |lab2_sim|cpu:cpu|lpm_mult:mult_rtl_0|multcore:mult_core|mpar_add:padder ;
; |lpm_add_sub:adder[0]| ; 3 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 3 (0) ; 0 (0) ; 0 (0) ; 3 (0) ; |lab2_sim|cpu:cpu|lpm_mult:mult_rtl_0|multcore:mult_core|mpar_add:padder|lpm_add_sub:adder[0] ;
; |addcore:adder| ; 3 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 3 (0) ; 0 (0) ; 0 (0) ; 3 (0) ; |lab2_sim|cpu:cpu|lpm_mult:mult_rtl_0|multcore:mult_core|mpar_add:padder|lpm_add_sub:adder[0]|addcore:adder ;
; |a_csnbuffer:result_node| ; 3 (3) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 3 (3) ; 0 (0) ; 0 (0) ; 3 (3) ; |lab2_sim|cpu:cpu|lpm_mult:mult_rtl_0|multcore:mult_core|mpar_add:padder|lpm_add_sub:adder[0]|addcore:adder|a_csnbuffer:result_node ;
; |lpm_add_sub:adder[1]| ; 1 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |lab2_sim|cpu:cpu|lpm_mult:mult_rtl_0|multcore:mult_core|mpar_add:padder|lpm_add_sub:adder[1] ;
; |addcore:adder| ; 1 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |lab2_sim|cpu:cpu|lpm_mult:mult_rtl_0|multcore:mult_core|mpar_add:padder|lpm_add_sub:adder[1]|addcore:adder ;
; |a_csnbuffer:result_node| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; |lab2_sim|cpu:cpu|lpm_mult:mult_rtl_0|multcore:mult_core|mpar_add:padder|lpm_add_sub:adder[1]|addcore:adder|a_csnbuffer:result_node ;
; |mpar_add:sub_par_add| ; 2 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (0) ; 0 (0) ; 0 (0) ; 2 (0) ; |lab2_sim|cpu:cpu|lpm_mult:mult_rtl_0|multcore:mult_core|mpar_add:padder|mpar_add:sub_par_add ;
; |lpm_add_sub:adder[0]| ; 2 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (0) ; 0 (0) ; 0 (0) ; 2 (0) ; |lab2_sim|cpu:cpu|lpm_mult:mult_rtl_0|multcore:mult_core|mpar_add:padder|mpar_add:sub_par_add|lpm_add_sub:adder[0] ;
; |addcore:adder| ; 2 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (0) ; 0 (0) ; 0 (0) ; 2 (0) ; |lab2_sim|cpu:cpu|lpm_mult:mult_rtl_0|multcore:mult_core|mpar_add:padder|mpar_add:sub_par_add|lpm_add_sub:adder[0]|addcore:adder ;
; |a_csnbuffer:result_node| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 2 (2) ; |lab2_sim|cpu:cpu|lpm_mult:mult_rtl_0|multcore:mult_core|mpar_add:padder|mpar_add:sub_par_add|lpm_add_sub:adder[0]|addcore:adder|a_csnbuffer:result_node ;
; |memory:memory| ; 43 (43) ; 28 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 15 (15) ; 24 (24) ; 4 (4) ; 0 (0) ; |lab2_sim|memory:memory ;
; |prog_ram:prog_ram| ; 25 (25) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 25 (25) ; 0 (0) ; 0 (0) ; 0 (0) ; |lab2_sim|prog_ram:prog_ram ;
+---------------------------------------------------+-------------+--------------+-------------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+----------------------------------------------------------------------------------------------------------------------------------------------------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+----------------------------------------+
; State Machine - |lab2_sim|cpu:cpu|flag ;
+---------+---------+---------+----------+
; Name ; flag.00 ; flag.10 ; flag.01 ;
+---------+---------+---------+----------+
; flag.00 ; 0 ; 0 ; 0 ;
; flag.01 ; 1 ; 0 ; 1 ;
; flag.10 ; 1 ; 1 ; 0 ;
+---------+---------+---------+----------+
+---------------------------------------------------+
; User-Specified and Inferred Latches ;
+-----------------------------------------------+---+
; Latch Name ; ;
+-----------------------------------------------+---+
; prog_ram:prog_ram|instruction[0] ; ;
; prog_ram:prog_ram|instruction[1] ; ;
; prog_ram:prog_ram|instruction[2] ; ;
; prog_ram:prog_ram|instruction[4] ; ;
; prog_ram:prog_ram|instruction[5] ; ;
; prog_ram:prog_ram|instruction[8] ; ;
; prog_ram:prog_ram|instruction[9] ; ;
; prog_ram:prog_ram|instruction[10] ; ;
; prog_ram:prog_ram|instruction[11] ; ;
; Number of user-specified and inferred latches ; 9 ;
+-----------------------------------------------+---+
Note: All latches listed above may not be present at the end of synthesis due to various synthesis optimizations.
+------------------------------------------------------+
; General Register Statistics ;
+----------------------------------------------+-------+
; Statistic ; Value ;
+----------------------------------------------+-------+
; Total registers ; 62 ;
; Number of registers using Synchronous Clear ; 0 ;
; Number of registers using Synchronous Load ; 4 ;
; Number of registers using Asynchronous Clear ; 16 ;
; Number of registers using Asynchronous Load ; 0 ;
; Number of registers using Clock Enable ; 62 ;
; Number of registers using Preset ; 0 ;
+----------------------------------------------+-------+
+--------------------------------------------------+
; Inverted Register Statistics ;
+----------------------------------------+---------+
; Inverted Register ; Fan out ;
+----------------------------------------+---------+
; memory:memory|b[2] ; 1 ;
; Total number of inverted registers = 1 ; ;
+----------------------------------------+---------+
+---------------------------------------------------------------------------------------------------------------------------------------------------+
; Multiplexer Restructuring Statistics (Restructuring Performed) ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+-------------------------------------+
; Multiplexer Inputs ; Bus Width ; Baseline Area ; Area if Restructured ; Saving if Restructured ; Registered ; Example Multiplexer Output ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+-------------------------------------+
; 8:1 ; 4 bits ; 20 LEs ; 16 LEs ; 4 LEs ; Yes ; |lab2_sim|memory:memory|data_out[1] ;
; 16:1 ; 5 bits ; 50 LEs ; 0 LEs ; 50 LEs ; Yes ; |lab2_sim|cpu:cpu|ram_addr[0] ;
; 22:1 ; 2 bits ; 28 LEs ; 8 LEs ; 20 LEs ; Yes ; |lab2_sim|cpu:cpu|r[3][2] ;
; 22:1 ; 2 bits ; 28 LEs ; 8 LEs ; 20 LEs ; Yes ; |lab2_sim|cpu:cpu|r[2][2] ;
; 22:1 ; 2 bits ; 28 LEs ; 8 LEs ; 20 LEs ; Yes ; |lab2_sim|cpu:cpu|r[1][2] ;
; 22:1 ; 2 bits ; 28 LEs ; 8 LEs ; 20 LEs ; Yes ; |lab2_sim|cpu:cpu|r[0][2] ;
; 4:1 ; 4 bits ; 8 LEs ; 8 LEs ; 0 LEs ; No ; |lab2_sim|cpu:cpu|Mux~3 ;
; 4:1 ; 4 bits ; 8 LEs ; 8 LEs ; 0 LEs ; No ; |lab2_sim|cpu:cpu|Mux~5 ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+-------------------------------------+
+---------------------------------------------------------------------------------+
; Parameter Settings for Inferred Entity Instance: cpu:cpu|lpm_mult:mult_rtl_0 ;
+------------------------------------------------+----------+---------------------+
; Parameter Name ; Value ; Type ;
+------------------------------------------------+----------+---------------------+
; AUTO_CARRY_CHAINS ; ON ; AUTO_CARRY ;
; IGNORE_CARRY_BUFFERS ; OFF ; IGNORE_CARRY ;
; AUTO_CASCADE_CHAINS ; ON ; AUTO_CASCADE ;
; IGNORE_CASCADE_BUFFERS ; OFF ; IGNORE_CASCADE ;
; LPM_WIDTHA ; 4 ; Untyped ;
; LPM_WIDTHB ; 4 ; Untyped ;
; LPM_WIDTHP ; 8 ; Untyped ;
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -