dds_sin.hier_info

用vhdl编写的程序

|dds_sin
sysclk => myram:ram.clock
sysclk => mul_6:mul.clock
sysclk => ppl2_5:ppl.inclk0
sysclk => dclk.DATAIN
sysclk => ddsout_rom[8].CLK
sysclk => ddsout_rom[7].CLK
sysclk => ddsout_rom[6].CLK
sysclk => ddsout_rom[5].CLK
sysclk => ddsout_rom[4].CLK
sysclk => ddsout_rom[3].CLK
sysclk => ddsout_rom[2].CLK
sysclk => ddsout_rom[1].CLK
sysclk => ddsout_rom[0].CLK
sysclk => ddsout_rom[9].CLK
RD => QRD~0.OUTPUTSELECT
RD => QRD~1.OUTPUTSELECT
RD => QRD~2.OUTPUTSELECT
RD => QRD~3.OUTPUTSELECT
RD => QRD~4.OUTPUTSELECT
RD => QRD~5.OUTPUTSELECT
RD => QRD~6.OUTPUTSELECT
RD => QRD~7.OUTPUTSELECT
RD => QRD~8.OUTPUTSELECT
RD => QRD~9.OUTPUTSELECT
RD => QWR~0.OUTPUTSELECT
RD => QWR~1.OUTPUTSELECT
RD => QWR~2.OUTPUTSELECT
RD => QWR~3.OUTPUTSELECT
RD => QWR~4.OUTPUTSELECT
RD => QWR~5.OUTPUTSELECT
RD => QWR~6.OUTPUTSELECT
RD => QWR~7.OUTPUTSELECT
RD => QWR~8.OUTPUTSELECT
RD => QWR~9.OUTPUTSELECT
RD => WEN.DATAIN
RD => WEN.ENA
RD => DIN[9].ENA
RD => DIN[8].ENA
RD => DIN[7].ENA
RD => DIN[6].ENA
RD => DIN[5].ENA
RD => DIN[4].ENA
RD => DIN[3].ENA
RD => DIN[2].ENA
RD => DIN[1].ENA
RD => DIN[0].ENA
dclk <= sysclk.DB_MAX_OUTPUT_PORT_TYPE
ddsout[0] <= ddsout_rom[0].DB_MAX_OUTPUT_PORT_TYPE
ddsout[1] <= ddsout_rom[1].DB_MAX_OUTPUT_PORT_TYPE
ddsout[2] <= ddsout_rom[2].DB_MAX_OUTPUT_PORT_TYPE
ddsout[3] <= ddsout_rom[3].DB_MAX_OUTPUT_PORT_TYPE
ddsout[4] <= ddsout_rom[4].DB_MAX_OUTPUT_PORT_TYPE
ddsout[5] <= ddsout_rom[5].DB_MAX_OUTPUT_PORT_TYPE
ddsout[6] <= ddsout_rom[6].DB_MAX_OUTPUT_PORT_TYPE
ddsout[7] <= ddsout_rom[7].DB_MAX_OUTPUT_PORT_TYPE
ddsout[8] <= ddsout_rom[8].DB_MAX_OUTPUT_PORT_TYPE
ddsout[9] <= ddsout_rom[9].DB_MAX_OUTPUT_PORT_TYPE
ddsout2[0] <= myram:ram.q[0]
ddsout2[1] <= myram:ram.q[1]
ddsout2[2] <= myram:ram.q[2]
ddsout2[3] <= myram:ram.q[3]
ddsout2[4] <= myram:ram.q[4]
ddsout2[5] <= myram:ram.q[5]
ddsout2[6] <= myram:ram.q[6]
ddsout2[7] <= myram:ram.q[7]
ddsout2[8] <= myram:ram.q[8]
ddsout2[9] <= myram:ram.q[9]
sel[0] => Equal~0.IN3
sel[0] => Equal~1.IN3
sel[0] => Equal~2.IN3
sel[1] => Equal~0.IN2
sel[1] => Equal~1.IN2
sel[1] => Equal~2.IN2
fpin[0] => freqind[24].DATAIN
fpin[0] => freqind[16].DATAIN
fpin[0] => freqind[8].DATAIN
fpin[0] => freqind[0].DATAIN
fpin[1] => freqind[25].DATAIN
fpin[1] => freqind[17].DATAIN
fpin[1] => freqind[9].DATAIN
fpin[1] => freqind[1].DATAIN
fpin[2] => freqind[26].DATAIN
fpin[2] => freqind[18].DATAIN
fpin[2] => freqind[10].DATAIN
fpin[2] => freqind[2].DATAIN
fpin[3] => freqind[27].DATAIN
fpin[3] => freqind[19].DATAIN
fpin[3] => freqind[11].DATAIN
fpin[3] => freqind[3].DATAIN
fpin[4] => freqind[28].DATAIN
fpin[4] => freqind[20].DATAIN
fpin[4] => freqind[12].DATAIN
fpin[4] => freqind[4].DATAIN
fpin[5] => freqind[29].DATAIN
fpin[5] => freqind[21].DATAIN
fpin[5] => freqind[13].DATAIN
fpin[5] => freqind[5].DATAIN
fpin[6] => freqind[30].DATAIN
fpin[6] => freqind[22].DATAIN
fpin[6] => freqind[14].DATAIN
fpin[6] => freqind[6].DATAIN
fpin[7] => freqind[23].DATAIN
fpin[7] => freqind[15].DATAIN
fpin[7] => freqind[7].DATAIN
fpin[7] => freqind[31].DATAIN
sselect[0] => cmp_select~0.IN0
sselect[0] => ddsc:i_dds.SEL[0]
sselect[1] => cmp_select~0.IN1
sselect[1] => ddsc:i_dds.SEL[1]
cmp_sel => ddsout_cmp[9].OUTPUTSELECT
cmp_sel => ddsout_cmp[8].OUTPUTSELECT
cmp_sel => ddsout_cmp[7].OUTPUTSELECT
cmp_sel => ddsout_cmp[6].OUTPUTSELECT
cmp_sel => ddsout_cmp[5].OUTPUTSELECT
cmp_sel => ddsout_cmp[4].OUTPUTSELECT
cmp_sel => ddsout_cmp[3].OUTPUTSELECT
cmp_sel => ddsout_cmp[2].OUTPUTSELECT
cmp_sel => ddsout_cmp[1].OUTPUTSELECT
cmp_sel => ddsout_cmp[0].OUTPUTSELECT
aa => ddsc:i_dds.aa
bb => ddsc:i_dds.bb
cc => ddsc:i_dds.cc
amp => count[6].CLK
amp => count[5].CLK
amp => count[4].CLK
amp => count[3].CLK
amp => count[2].CLK
amp => count[1].CLK
amp => count[0].CLK
amp => count[7].CLK
amp_out[0] <= count[0].DB_MAX_OUTPUT_PORT_TYPE
amp_out[1] <= count[1].DB_MAX_OUTPUT_PORT_TYPE
amp_out[2] <= count[2].DB_MAX_OUTPUT_PORT_TYPE
amp_out[3] <= count[3].DB_MAX_OUTPUT_PORT_TYPE
amp_out[4] <= count[4].DB_MAX_OUTPUT_PORT_TYPE
amp_out[5] <= count[5].DB_MAX_OUTPUT_PORT_TYPE
amp_out[6] <= count[6].DB_MAX_OUTPUT_PORT_TYPE
amp_out[7] <= count[7].DB_MAX_OUTPUT_PORT_TYPE


|dds_sin|ppl2_5:ppl
inclk0 => altpll:altpll_component.inclk[0]
c0 <= altpll:altpll_component.clk[0]


|dds_sin|ppl2_5:ppl|altpll:altpll_component
inclk[0] => pll.CLK
inclk[1] => pll.CLK1
fbin => ~NO_FANOUT~
pllena => ~NO_FANOUT~
clkswitch => ~NO_FANOUT~
areset => ~NO_FANOUT~
pfdena => ~NO_FANOUT~
clkena[0] => ~NO_FANOUT~
clkena[1] => ~NO_FANOUT~
clkena[2] => ~NO_FANOUT~
clkena[3] => ~NO_FANOUT~
clkena[4] => ~NO_FANOUT~
clkena[5] => ~NO_FANOUT~
extclkena[0] => ~NO_FANOUT~
extclkena[1] => ~NO_FANOUT~
extclkena[2] => ~NO_FANOUT~
extclkena[3] => ~NO_FANOUT~
scanclk => ~NO_FANOUT~
scanaclr => ~NO_FANOUT~
scanread => ~NO_FANOUT~
scanwrite => ~NO_FANOUT~
scandata => ~NO_FANOUT~
clk[0] <= pll.CLK
clk[1] <= <UNC>
clk[2] <= <UNC>
clk[3] <= <UNC>
clk[4] <= <UNC>
clk[5] <= <UNC>
extclk[0] <= <GND>
extclk[1] <= <GND>
extclk[2] <= <GND>
extclk[3] <= <GND>
clkbad[0] <= <GND>
clkbad[1] <= <GND>
enable1 <= <GND>
enable0 <= <GND>
activeclock <= <GND>
clkloss <= <GND>
locked <= <GND>
scandataout <= <GND>
scandone <= <GND>
sclkout0 <= <GND>
sclkout1 <= <GND>


|dds_sin|ddsc:i_dds
clk => freqw[30].CLK
clk => freqw[29].CLK
clk => freqw[28].CLK
clk => freqw[27].CLK
clk => freqw[26].CLK
clk => freqw[25].CLK
clk => freqw[24].CLK
clk => freqw[23].CLK
clk => freqw[22].CLK
clk => freqw[21].CLK
clk => freqw[20].CLK
clk => freqw[19].CLK
clk => freqw[18].CLK
clk => freqw[17].CLK
clk => freqw[16].CLK
clk => freqw[15].CLK
clk => freqw[14].CLK
clk => freqw[13].CLK
clk => freqw[12].CLK
clk => freqw[11].CLK
clk => freqw[10].CLK
clk => freqw[9].CLK
clk => freqw[8].CLK
clk => freqw[7].CLK
clk => freqw[6].CLK
clk => freqw[5].CLK
clk => freqw[4].CLK
clk => freqw[3].CLK
clk => freqw[2].CLK
clk => freqw[1].CLK
clk => freqw[0].CLK
clk => phasew[15].CLK
clk => phasew[14].CLK
clk => phasew[13].CLK
clk => phasew[12].CLK
clk => phasew[11].CLK
clk => phasew[10].CLK
clk => phasew[9].CLK
clk => phasew[8].CLK
clk => phasew[7].CLK
clk => phasew[6].CLK
clk => phasew[5].CLK
clk => phasew[4].CLK
clk => phasew[3].CLK
clk => phasew[2].CLK
clk => phasew[1].CLK
clk => phasew[0].CLK
clk => acc[31].CLK
clk => acc[30].CLK
clk => acc[29].CLK
clk => acc[28].CLK
clk => acc[27].CLK
clk => acc[26].CLK
clk => acc[25].CLK
clk => acc[24].CLK
clk => acc[23].CLK
clk => acc[22].CLK
clk => acc[21].CLK
clk => acc[20].CLK
clk => acc[19].CLK
clk => acc[18].CLK
clk => acc[17].CLK
clk => acc[16].CLK
clk => acc[15].CLK
clk => acc[14].CLK
clk => acc[13].CLK
clk => acc[12].CLK
clk => acc[11].CLK
clk => acc[10].CLK
clk => acc[9].CLK
clk => acc[8].CLK
clk => acc[7].CLK
clk => acc[6].CLK
clk => acc[5].CLK
clk => acc[4].CLK
clk => acc[3].CLK
clk => acc[2].CLK
clk => acc[1].CLK
clk => acc[0].CLK
clk => freqw1[30].CLK
clk => freqw1[29].CLK
clk => freqw1[28].CLK
clk => freqw1[27].CLK
clk => freqw1[26].CLK
clk => freqw1[25].CLK
clk => freqw1[24].CLK
clk => freqw1[23].CLK
clk => freqw1[22].CLK
clk => freqw1[21].CLK
clk => freqw1[20].CLK
clk => freqw1[19].CLK
clk => freqw1[18].CLK
clk => freqw1[17].CLK
clk => freqw1[16].CLK
clk => freqw1[15].CLK
clk => freqw1[14].CLK
clk => freqw1[13].CLK
clk => freqw1[12].CLK
clk => freqw1[11].CLK
clk => freqw1[10].CLK
clk => freqw1[9].CLK
clk => freqw1[8].CLK
clk => freqw1[7].CLK
clk => freqw1[6].CLK
clk => freqw1[5].CLK
clk => freqw1[4].CLK
clk => freqw1[3].CLK
clk => freqw1[2].CLK
clk => freqw1[1].CLK
clk => freqw1[0].CLK
clk => phasew1[15].CLK
clk => phasew1[14].CLK
clk => phasew1[13].CLK
clk => phasew1[12].CLK
clk => phasew1[11].CLK
clk => phasew1[10].CLK
clk => phasew1[9].CLK
clk => phasew1[8].CLK
clk => phasew1[7].CLK
clk => phasew1[6].CLK
clk => phasew1[5].CLK
clk => phasew1[4].CLK
clk => phasew1[3].CLK
clk => phasew1[2].CLK
clk => phasew1[1].CLK
clk => phasew1[0].CLK
clk => tmp1[31].CLK
clk => tmp1[30].CLK
clk => tmp1[29].CLK
clk => tmp1[28].CLK
clk => tmp1[27].CLK
clk => tmp1[26].CLK
clk => tmp1[25].CLK
clk => tmp1[24].CLK
clk => tmp1[23].CLK
clk => tmp1[22].CLK
clk => tmp1[21].CLK
clk => tmp1[20].CLK
clk => tmp1[19].CLK
clk => tmp1[18].CLK
clk => tmp1[17].CLK
clk => tmp1[16].CLK
clk => tmp1[15].CLK
clk => tmp1[14].CLK
clk => tmp1[13].CLK
clk => tmp1[12].CLK
clk => tmp1[11].CLK
clk => tmp1[10].CLK
clk => tmp1[9].CLK
clk => tmp1[8].CLK
clk => tmp1[7].CLK
clk => tmp1[6].CLK
clk => tmp1[5].CLK
clk => tmp1[4].CLK
clk => tmp1[3].CLK
clk => tmp1[2].CLK
clk => tmp1[1].CLK
clk => tmp1[0].CLK
clk => acc1[31].CLK
clk => acc1[30].CLK
clk => acc1[29].CLK
clk => acc1[28].CLK
clk => acc1[27].CLK
clk => acc1[26].CLK
clk => acc1[25].CLK
clk => acc1[24].CLK
clk => acc1[23].CLK
clk => acc1[22].CLK
clk => acc1[21].CLK
clk => acc1[20].CLK
clk => acc1[19].CLK
clk => acc1[18].CLK
clk => acc1[17].CLK
clk => acc1[16].CLK
clk => acc1[15].CLK
clk => acc1[14].CLK
clk => acc1[13].CLK
clk => acc1[12].CLK
clk => acc1[11].CLK