dds_sin.map.rpt

用vhdl编写的程序

; OPTIMIZE_POWER_DURING_SYNTHESIS ; NORMAL_COMPILATION ; -    ; -                                                 ;
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; Source assignments for myram:ram|altsyncram:altsyncram_component|altsyncram_qod1:auto_generated ;
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; Assignment                      ; Value              ; from ; to                                ;
+---------------------------------+--------------------+------+-----------------------------------+
; OPTIMIZE_POWER_DURING_SYNTHESIS ; NORMAL_COMPILATION ; -    ; -                                 ;
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; Parameter Settings for User Entity Instance: ppl2_5:ppl|altpll:altpll_component ;
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; Parameter Name                ; Value             ; Type                        ;
+-------------------------------+-------------------+-----------------------------+
; OPERATION_MODE                ; NORMAL            ; Untyped                     ;
; PLL_TYPE                      ; AUTO              ; Untyped                     ;
; QUALIFY_CONF_DONE             ; OFF               ; Untyped                     ;
; COMPENSATE_CLOCK              ; CLK0              ; Untyped                     ;
; SCAN_CHAIN                    ; LONG              ; Untyped                     ;
; PRIMARY_CLOCK                 ; INCLK0            ; Untyped                     ;
; INCLK0_INPUT_FREQUENCY        ; 10000             ; Integer                     ;
; INCLK1_INPUT_FREQUENCY        ; 0                 ; Untyped                     ;
; GATE_LOCK_SIGNAL              ; NO                ; Untyped                     ;
; GATE_LOCK_COUNTER             ; 0                 ; Untyped                     ;
; LOCK_HIGH                     ; 1                 ; Untyped                     ;
; LOCK_LOW                      ; 1                 ; Untyped                     ;
; VALID_LOCK_MULTIPLIER         ; 1                 ; Untyped                     ;
; INVALID_LOCK_MULTIPLIER       ; 5                 ; Untyped                     ;
; SWITCH_OVER_ON_LOSSCLK        ; OFF               ; Untyped                     ;
; SWITCH_OVER_ON_GATED_LOCK     ; OFF               ; Untyped                     ;
; ENABLE_SWITCH_OVER_COUNTER    ; OFF               ; Untyped                     ;
; SKIP_VCO                      ; OFF               ; Untyped                     ;
; SWITCH_OVER_COUNTER           ; 0                 ; Untyped                     ;
; SWITCH_OVER_TYPE              ; AUTO              ; Untyped                     ;
; FEEDBACK_SOURCE               ; EXTCLK0           ; Untyped                     ;
; BANDWIDTH                     ; 0                 ; Untyped                     ;
; BANDWIDTH_TYPE                ; AUTO              ; Untyped                     ;
; SPREAD_FREQUENCY              ; 0                 ; Untyped                     ;
; DOWN_SPREAD                   ; 0                 ; Untyped                     ;
; SELF_RESET_ON_GATED_LOSS_LOCK ; OFF               ; Untyped                     ;
; CLK5_MULTIPLY_BY              ; 1                 ; Untyped                     ;
; CLK4_MULTIPLY_BY              ; 1                 ; Untyped                     ;
; CLK3_MULTIPLY_BY              ; 1                 ; Untyped                     ;
; CLK2_MULTIPLY_BY              ; 1                 ; Untyped                     ;
; CLK1_MULTIPLY_BY              ; 1                 ; Untyped                     ;
; CLK0_MULTIPLY_BY              ; 5                 ; Integer                     ;
; CLK5_DIVIDE_BY                ; 1                 ; Untyped                     ;
; CLK4_DIVIDE_BY                ; 1                 ; Untyped                     ;
; CLK3_DIVIDE_BY                ; 1                 ; Untyped                     ;
; CLK2_DIVIDE_BY                ; 1                 ; Untyped                     ;
; CLK1_DIVIDE_BY                ; 1                 ; Untyped                     ;
; CLK0_DIVIDE_BY                ; 2                 ; Integer                     ;
; CLK5_PHASE_SHIFT              ; 0                 ; Untyped                     ;
; CLK4_PHASE_SHIFT              ; 0                 ; Untyped                     ;
; CLK3_PHASE_SHIFT              ; 0                 ; Untyped                     ;
; CLK2_PHASE_SHIFT              ; 0                 ; Untyped                     ;
; CLK1_PHASE_SHIFT              ; 0                 ; Untyped                     ;
; CLK0_PHASE_SHIFT              ; 0                 ; Untyped                     ;
; CLK5_TIME_DELAY               ; 0                 ; Untyped                     ;
; CLK4_TIME_DELAY               ; 0                 ; Untyped                     ;
; CLK3_TIME_DELAY               ; 0                 ; Untyped                     ;
; CLK2_TIME_DELAY               ; 0                 ; Untyped                     ;
; CLK1_TIME_DELAY               ; 0                 ; Untyped                     ;
; CLK0_TIME_DELAY               ; 0                 ; Untyped                     ;
; CLK5_DUTY_CYCLE               ; 50                ; Untyped                     ;
; CLK4_DUTY_CYCLE               ; 50                ; Untyped                     ;
; CLK3_DUTY_CYCLE               ; 50                ; Untyped                     ;
; CLK2_DUTY_CYCLE               ; 50                ; Untyped                     ;
; CLK1_DUTY_CYCLE               ; 50                ; Untyped                     ;
; CLK0_DUTY_CYCLE               ; 50                ; Integer                     ;
; EXTCLK3_MULTIPLY_BY           ; 1                 ; Untyped                     ;
; EXTCLK2_MULTIPLY_BY           ; 1                 ; Untyped                     ;
; EXTCLK1_MULTIPLY_BY           ; 1                 ; Untyped                     ;
; EXTCLK0_MULTIPLY_BY           ; 1                 ; Untyped                     ;
; EXTCLK3_DIVIDE_BY             ; 1                 ; Untyped                     ;
; EXTCLK2_DIVIDE_BY             ; 1                 ; Untyped                     ;
; EXTCLK1_DIVIDE_BY             ; 1                 ; Untyped                     ;
; EXTCLK0_DIVIDE_BY             ; 1                 ; Untyped                     ;
; EXTCLK3_PHASE_SHIFT           ; 0                 ; Untyped                     ;
; EXTCLK2_PHASE_SHIFT           ; 0                 ; Untyped                     ;
; EXTCLK1_PHASE_SHIFT           ; 0                 ; Untyped                     ;
; EXTCLK0_PHASE_SHIFT           ; 0                 ; Untyped                     ;
; EXTCLK3_TIME_DELAY            ; 0                 ; Untyped                     ;
; EXTCLK2_TIME_DELAY            ; 0                 ; Untyped                     ;
; EXTCLK1_TIME_DELAY            ; 0                 ; Untyped                     ;
; EXTCLK0_TIME_DELAY            ; 0                 ; Untyped                     ;
; EXTCLK3_DUTY_CYCLE            ; 50                ; Untyped                     ;
; EXTCLK2_DUTY_CYCLE            ; 50                ; Untyped                     ;
; EXTCLK1_DUTY_CYCLE            ; 50                ; Untyped                     ;
; EXTCLK0_DUTY_CYCLE            ; 50