dds_sin.fit.rpt

用vhdl编写的程序

; Auto Packed Registers -- Cyclone                     ; Auto                           ; Auto                           ;
; Auto Delay Chains                                    ; On                             ; On                             ;
; Auto Merge PLLs                                      ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic   ; Off                            ; Off                            ;
; Perform Register Duplication                         ; Off                            ; Off                            ;
; Perform Register Retiming                            ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining               ; Off                            ; Off                            ;
; Fitter Effort                                        ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                      ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication             ; Auto                           ; Auto                           ;
; Auto Register Duplication                            ; Off                            ; Off                            ;
; Auto Global Clock                                    ; On                             ; On                             ;
; Auto Global Register Control Signals                 ; On                             ; On                             ;
+------------------------------------------------------+--------------------------------+--------------------------------+


+--------------------------------------------------------------------+
; Fitter Device Options                                              ;
+----------------------------------------------+---------------------+
; Option                                       ; Setting             ;
+----------------------------------------------+---------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off                 ;
; Enable device-wide reset (DEV_CLRn)          ; Off                 ;
; Enable device-wide output enable (DEV_OE)    ; Off                 ;
; Enable INIT_DONE output                      ; Off                 ;
; Configuration scheme                         ; Active Serial       ;
; Error detection CRC                          ; Off                 ;
; Reserve ASDO pin after configuration.        ; As input tri-stated ;
; Reserve all unused pins                      ; As input tri-stated ;
; Base pin-out file on sameframe device        ; Off                 ;
+----------------------------------------------+---------------------+


+------------------+
; Fitter Equations ;
+------------------+
The equations can be found in D:/VHDL/copy/dds_sin_std4/dds_sin.fit.eqn.


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in D:/VHDL/copy/dds_sin_std4/dds_sin.pin.


+----------------------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                                          ;
+---------------------------------------------+------------------------------------------+
; Resource                                    ; Usage                                    ;
+---------------------------------------------+------------------------------------------+
; Total logic elements                        ; 566 / 2,910 ( 19 % )                     ;
;     -- Combinational with no register       ; 252                                      ;
;     -- Register only                        ; 111                                      ;
;     -- Combinational with a register        ; 203                                      ;
;                                             ;                                          ;
; Logic element usage by number of LUT inputs ;                                          ;
;     -- 4 input functions                    ; 96                                       ;
;     -- 3 input functions                    ; 207                                      ;
;     -- 2 input functions                    ; 90                                       ;
;     -- 1 input functions                    ; 94                                       ;
;     -- 0 input functions                    ; 79                                       ;
;                                             ;                                          ;
; Logic elements by mode                      ;                                          ;
;     -- normal mode                          ; 343                                      ;
;     -- arithmetic mode                      ; 223                                      ;
;     -- qfbk mode                            ; 30                                       ;
;     -- register cascade mode                ; 0                                        ;
;     -- synchronous clear/load mode          ; 129                                      ;
;     -- asynchronous clear/load mode         ; 0                                        ;
;                                             ;                                          ;
; Total LABs                                  ; 72 / 291 ( 25 % )                        ;
; Logic elements in carry chains              ; 257                                      ;
; User inserted logic elements                ; 0                                        ;
; Virtual pins                                ; 0                                        ;
; I/O pins                                    ; 48 / 104 ( 46 % )                        ;
;     -- Clock pins                           ; 1 / 2 ( 50 % )                           ;
; Global signals                              ; 7                                        ;
; M4Ks                                        ; 13 / 13 ( 100 % )                        ;
; Total memory bits                           ; 51,200 / 59,904 ( 85 % )                 ;
; Total RAM block bits                        ; 59,904 / 59,904 ( 100 % )                ;
; PLLs                                        ; 1 / 1 ( 100 % )                          ;
; Global clocks                               ; 7 / 8 ( 88 % )                           ;
; Maximum fan-out node                        ; ppl2_5:ppl|altpll:altpll_component|_clk0 ;
; Maximum fan-out                             ; 169                                      ;
; Highest non-global fan-out signal           ; RD                                       ;
; Highest non-global fan-out                  ; 21                                       ;
; Total fan-out                               ; 2085                                     ;
; Average fan-out                             ; 3.30                                     ;
+---------------------------------------------+------------------------------------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                       ;
+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name       ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; RD         ; 144   ; 2        ; 2            ; 14           ; 1           ; 21                    ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; aa         ; 34    ; 1        ; 0            ; 2            ; 1           ; 4                     ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; amp        ; 143   ; 2        ; 2            ; 14           ; 0           ; 8                     ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; bb         ; 35    ; 1        ; 0            ; 1            ; 0           ; 4                     ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;