a8251.tan.rpt

8251芯片功能的vhdl描述

; Worst-case tpd               ; N/A                                      ; None          ; 15.398 ns                                      ; nCTS                                                      ; dout[2]                                                    ; --         ; --       ; 0            ;
; Worst-case th                ; N/A                                      ; None          ; 1.440 ns                                       ; din[5]                                                    ; DataLatch:i_DataSync|LatchedData[5]$latch                  ; --         ; nCS      ; 0            ;
; Clock Setup: 'nTxC'          ; N/A                                      ; None          ; 120.08 MHz ( period = 8.328 ns )               ; proc:i_procintf|proc_cmd_reg:I_proc_cmd_reg|int_tx_resetn ; tx:i_tx|tx_par_gen:i_tx_par_gen|int_parity                 ; nTxC       ; nTxC     ; 0            ;
; Clock Setup: 'nRxC'          ; N/A                                      ; None          ; 148.54 MHz ( period = 6.732 ns )               ; rx:i_rx|rx_shift_reg:i_rx_shift_reg|data[5]               ; rx:i_rx|rx_data_cnt:i_rx_data_cnt|int_dout[3]              ; nRxC       ; nRxC     ; 0            ;
; Clock Setup: 'clk'           ; N/A                                      ; None          ; 279.72 MHz ( period = 3.575 ns )               ; proc:i_procintf|proc_cmd_reg:I_proc_cmd_reg|cmd_reg[6]    ; proc:i_procintf|proc_sync_reg:I_proc_sync_reg2|int_dout[0] ; clk        ; clk      ; 0            ;
; Clock Setup: 'nWR'           ; N/A                                      ; None          ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Wr_Ext:i_Wr_Ext|ext_nWR~reg0                              ; Wr_Ext:i_Wr_Ext|ext_nWR~reg0                               ; nWR        ; nWR      ; 0            ;
; Clock Hold: 'nWR'            ; Not operational: Clock Skew > Data Delay ; None          ; N/A                                            ; DataLatch:i_DataSync|LatchedData[0]$latch                 ; tx_fifo:i_tx_fifo|q[0]                                     ; nWR        ; nWR      ; 8            ;
; Clock Hold: 'nCS'            ; Not operational: Clock Skew > Data Delay ; None          ; N/A                                            ; DataLatch:i_DataSync|LatchedData[0]$latch                 ; tx_fifo:i_tx_fifo|q[0]                                     ; nCS        ; nCS      ; 8            ;
; Total number of failed paths ;                                          ;               ;                                                ;                                                           ;                                                            ;            ;          ; 16           ;
+------------------------------+------------------------------------------+---------------+------------------------------------------------+-----------------------------------------------------------+------------------------------------------------------------+------------+----------+--------------+


+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings                                                                             ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option                                                ; Setting            ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name                                           ; EP1S25F780C6       ;      ;    ;             ;
; Timing Models                                         ; Final              ;      ;    ;             ;
; Number of source nodes to report per destination node ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                 ; 10                 ;      ;    ;             ;
; Number of paths to report                             ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                          ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                ; Off                ;      ;    ;             ;
; Report IO Paths Separately                            ; Off                ;      ;    ;             ;
; Default hold multicycle                               ; Same As Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Enable Clock Latency                                  ; Off                ;      ;    ;             ;
; Use TimeQuest Timing Analyzer                         ; Off                ;      ;    ;             ;
+-------------------------------------------------------+--------------------+------+----+-------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; nTxC            ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; clk             ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; nRxC            ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; nWR             ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; nCS             ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; CnD             ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+