📄 deccount.fit.rpt
字号:
; 133 ; GND* ; ;
; 134 ; VCC_IO ; ;
; 135 ; GND* ; ;
; 136 ; GND* ; ;
; 137 ; GND* ; ;
; 138 ; GND* ; ;
; 139 ; GND_INT ; ;
; 140 ; GND* ; ;
; 141 ; GND* ; ;
; 142 ; GND* ; ;
; 143 ; GND* ; ;
; 144 ; GND* ; ;
+-------+------------+--------------+
+-------------------------------------------------------------+
; Control Signals ;
+--------------------------------------------------------------
; Name ; Pin # ; Fan-Out ; Usage ; Global Usage ;
+-------------+---------+---------+------------+--------------+
; OUTCLK~reg0 ; LC1_F20 ; 2 ; Clock ; Non-global ;
; i4 ; LC1_F26 ; 5 ; Clock ; Internal ;
; i~87 ; LC2_F20 ; 4 ; Sync. load ; Non-global ;
+-------------+---------+---------+------------+--------------+
+----------------------------------------+
; Global & Other Fast Signals ;
+-----------------------------------------
; Name ; Pin # ; Fan-Out ; Global ;
+-----------+---------+---------+--------+
; INCLK ; 125 ; 1 ; no ;
; i4 ; LC1_F26 ; 5 ; yes ;
; PRESET[2] ; 56 ; 2 ; no ;
; PRESET[0] ; 124 ; 4 ; no ;
; PRESET[1] ; 54 ; 3 ; no ;
; PRESET[3] ; 55 ; 1 ; no ;
+-----------+---------+---------+--------+
+---------------------------------------------+
; Carry Chains ;
+--------------------+------------------------+
; Carry Chain Length ; Number of Carry Chains ;
+--------------------+------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 1 ;
+--------------------+------------------------+
+-----------------------------------------------------------------------------------------------+
; Non-Global High Fan-Out Signals ;
+------------------------------------------------------------------------------------------------
; Name ; Fan-Out ;
+-------------------------------------------------------------------------------------+---------+
; PRESET[0] ; 4 ;
; i~87 ; 4 ;
; lpm_counter:reg_G_Counter_rtl_0|alt_counter_f10ke:wysi_counter|counter_cell[2]~COUT ; 3 ;
; lpm_counter:reg_G_Counter_rtl_0|alt_counter_f10ke:wysi_counter|counter_cell[1]~COUT ; 3 ;
; lpm_counter:reg_G_Counter_rtl_0|alt_counter_f10ke:wysi_counter|counter_cell[0]~COUT ; 3 ;
; PRESET[1] ; 3 ;
; OUTCLK~reg0 ; 2 ;
; lpm_counter:reg_G_Counter_rtl_0|alt_counter_f10ke:wysi_counter|q[3] ; 2 ;
; reg_G_divide ; 2 ;
; PRESET[2] ; 2 ;
; INCLK ; 1 ;
; i~15 ; 1 ;
; i~20 ; 1 ;
; PRESET[0]~21 ; 1 ;
; PRESET[3] ; 1 ;
; i~10 ; 1 ;
+-------------------------------------------------------------------------------------+---------+
+----------------------------------------------------------------------------------------------+
; Peripheral Signals ;
+-----------------------------------------------------------------------------------------------
; Peripheral Signal ; Source ; Usage ; Dedicated Clock ; Peripheral Control Signal ; Polarity ;
+-------------------+---------+-------+-----------------+---------------------------+----------+
; i4 ; LC1_F26 ; Clock ; no ; yes ; +ve ;
+-------------------+---------+-------+-----------------+---------------------------+----------+
+-------------------------------------------+
; LAB ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0 ; 213 ;
; 1 ; 0 ;
; 2 ; 2 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 1 ;
+--------------------------+----------------+
+----------------------------------------------+
; Local Routing Interconnect ;
+-----------------------------+----------------+
; Local Routing Interconnects ; Number of LABs ;
+-----------------------------+----------------+
; 0 ; 214 ;
; 1 ; 1 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 1 ;
+-----------------------------+----------------+
+---------------------------------------------+
; LAB External Interconnect ;
+----------------------------+----------------+
; LAB External Interconnects ; Number of LABs ;
+----------------------------+----------------+
; 0 ; 213 ;
; 1 ; 0 ;
; 2 ; 2 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 1 ;
+----------------------------+----------------+
+-----------------------------------------------------------------------------------------+
; Row Interconnect ;
+------------------------------------------------------------------------------------------
; Row ; Interconnect Used ; Left Half Interconnect Used ; Right Half Interconnect Used ;
+-------+--------------------+-----------------------------+------------------------------+
; A ; 1 / 144 ( < 1 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; B ; 0 / 144 ( 0 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; C ; 0 / 144 ( 0 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; D ; 0 / 144 ( 0 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; E ; 0 / 144 ( 0 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; F ; 0 / 144 ( 0 % ) ; 0 / 72 ( 0 % ) ; 3 / 72 ( 4 % ) ;
; Total ; 1 / 864 ( < 1 % ) ; 0 / 432 ( 0 % ) ; 3 / 432 ( < 1 % ) ;
+-------+--------------------+-----------------------------+------------------------------+
+----------------------------+
; LAB Column Interconnect ;
+-----------------------------
; Col. ; Interconnect Used ;
+-------+--------------------+
; 1 ; 0 / 24 ( 0 % ) ;
; 2 ; 0 / 24 ( 0 % ) ;
; 3 ; 0 / 24 ( 0 % ) ;
; 4 ; 0 / 24 ( 0 % ) ;
; 5 ; 0 / 24 ( 0 % ) ;
; 6 ; 0 / 24 ( 0 % ) ;
; 7 ; 0 / 24 ( 0 % ) ;
; 8 ; 0 / 24 ( 0 % ) ;
; 9 ; 0 / 24 ( 0 % ) ;
; 10 ; 0 / 24 ( 0 % ) ;
; 11 ; 0 / 24 ( 0 % ) ;
; 12 ; 0 / 24 ( 0 % ) ;
; 13 ; 0 / 24 ( 0 % ) ;
; 14 ; 0 / 24 ( 0 % ) ;
; 15 ; 0 / 24 ( 0 % ) ;
; 16 ; 0 / 24 ( 0 % ) ;
; 17 ; 0 / 24 ( 0 % ) ;
; 18 ; 0 / 24 ( 0 % ) ;
; 19 ; 0 / 24 ( 0 % ) ;
; 20 ; 0 / 24 ( 0 % ) ;
; 21 ; 0 / 24 ( 0 % ) ;
; 22 ; 0 / 24 ( 0 % ) ;
; 23 ; 0 / 24 ( 0 % ) ;
; 24 ; 0 / 24 ( 0 % ) ;
; 25 ; 0 / 24 ( 0 % ) ;
; 26 ; 1 / 24 ( 4 % ) ;
; 27 ; 0 / 24 ( 0 % ) ;
; 28 ; 0 / 24 ( 0 % ) ;
; 29 ; 0 / 24 ( 0 % ) ;
; 30 ; 0 / 24 ( 0 % ) ;
; 31 ; 0 / 24 ( 0 % ) ;
; 32 ; 0 / 24 ( 0 % ) ;
; 33 ; 0 / 24 ( 0 % ) ;
; 34 ; 0 / 24 ( 0 % ) ;
; 35 ; 0 / 24 ( 0 % ) ;
; 36 ; 0 / 24 ( 0 % ) ;
; Total ; 1 / 864 ( < 1 % ) ;
+-------+--------------------+
+---------------------------+
; LAB Column Interconnect ;
+----------------------------
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 0 / 48 ( 0 % ) ;
; Total ; 0 / 48 ( 0 % ) ;
+-------+-------------------+
+-----------------------------------------------------+
; Fitter Resource Usage Summary ;
+------------------------------------------------------
; Resource ; Usage ;
+------------------------------+----------------------+
; Logic cells ; 12 / 1,728 ( < 1 % ) ;
; Registers ; 6 / 1,728 ( < 1 % ) ;
; Logic cells in carry chains ; 4 ;
; User inserted logic cells ; 0 ;
; I/O pins ; 6 / 102 ( 5 % ) ;
; -- Clock pins ; 0 ;
; -- Dedicated input pins ; 0 / 4 ( 0 % ) ;
; Global signals ; 1 ;
; EABs ; 0 / 6 ( 0 % ) ;
; Total memory bits ; 0 / 24,576 ( 0 % ) ;
; Total RAM block bits ; 0 / 24,576 ( 0 % ) ;
; Maximum fan-out node ; i4 ;
; Maximum fan-out ; 5 ;
; Total fan-out ; 39 ;
; Average fan-out ; 2.17 ;
+------------------------------+----------------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------
; Compilation Hierarchy Node ; Logic Cells ; Registers ; Memory Bits ; Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+----------------------------------------+-------------+-----------+-------------+------+--------------+-------------------+------------------+-----------------+--------------------------------------------------------------------------+
; |deccount ; 12 (8) ; 6 ; 0 ; 6 ; 6 (6) ; 1 (1) ; 5 (1) ; 4 (0) ; |deccount ;
; |lpm_counter:reg_G_Counter_rtl_0| ; 4 (0) ; 4 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 4 (0) ; 4 (0) ; |deccount|lpm_counter:reg_G_Counter_rtl_0 ;
; |alt_counter_f10ke:wysi_counter| ; 4 (4) ; 4 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 4 (4) ; 4 (4) ; |deccount|lpm_counter:reg_G_Counter_rtl_0|alt_counter_f10ke:wysi_counter ;
+----------------------------------------+-------------+-----------+-------------+------+--------------+-------------------+------------------+-----------------+--------------------------------------------------------------------------+
+------------------------------------+
; Delay Chain Summary ;
+-------------------------------------
; Name ; Pin Type ; Pad to Core ;
+-----------+----------+-------------+
; INCLK ; Input ; ON ;
; PRESET[2] ; Input ; OFF ;
; PRESET[0] ; Input ; OFF ;
; PRESET[1] ; Input ; OFF ;
; PRESET[3] ; Input ; ON ;
; OUTCLK ; Output ; OFF ;
+-----------+----------+-------------+
+---------------+
; Pin-Out File ;
+---------------+
The pin-out file can be found in E:/[MacDesign]/[电子设计]/[Quartus Projects]/[deccount]/deccount.pin.
+------------------+
; Fitter Messages ;
+------------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 4.0 Build 190 1/28/2004 SJ Full Version
Info: Processing started: Thu Dec 16 19:04:53 2004
Info: Command: quartus_fit --import_settings_files=off --export_settings_files=off deccount -c deccount
Info: Selected device EP1K30TC144-3 for design deccount
Info: Timing requirements not specified -- optimizing all clocks equally to maximize operation frequency
Info: Inserted 0 logic cells in first fitting attempt
Info: Started fitting attempt 1 on Thu Dec 16 2004 at 19:04:58
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time = 0 seconds
Info: Fitter placement operations beginning
Info: Fitter placement operations ending: elapsed time = 0 seconds
Info: Fitter routing operations beginning
Info: Fitter routing operations ending: elapsed time = 0 seconds
Info: Quartus II Fitter was successful. 0 errors, 0 warnings
Info: Processing ended: Thu Dec 16 19:05:03 2004
Info: Elapsed time: 00:00:09
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