_primary.vhd

FPGA的一个学习用的代码。主要表示了验证环境的搭建

library verilog;
use verilog.vl_types.all;
entity fpga_a_cc is
    generic(
        adr_srbuf       : integer := 48;
        adr_swbuf       : integer := 49;
        adr_vrbuf_0     : integer := 16;
        adr_vrbuf_1     : integer := 17;
        adr_vrbuf_2     : integer := 18;
        adr_vrbuf_3     : integer := 19;
        adr_vrbuf_4     : integer := 20;
        adr_vrbuf_5     : integer := 21;
        adr_vrbuf_6     : integer := 22;
        adr_vrbuf_7     : integer := 23;
        adr_vrbuf_8     : integer := 24;
        adr_vrbuf_9     : integer := 25;
        adr_vrbuf_10    : integer := 26;
        adr_vrbuf_11    : integer := 27;
        adr_vrbuf_12    : integer := 28;
        adr_vrbuf_13    : integer := 29;
        adr_vwbuf_0     : integer := 32;
        adr_vwbuf_1     : integer := 33;
        adr_vwbuf_2     : integer := 34;
        adr_vwbuf_3     : integer := 35;
        adr_vwbuf_4     : integer := 36;
        adr_vwbuf_5     : integer := 37;
        adr_vwbuf_6     : integer := 38;
        adr_vwbuf_7     : integer := 39;
        adr_vwbuf_8     : integer := 40;
        adr_vwbuf_9     : integer := 41;
        adr_vwbuf_10    : integer := 42;
        adr_vwbuf_11    : integer := 43;
        adr_vwbuf_12    : integer := 44;
        adr_vwbuf_13    : integer := 45;
        adr_cmdwreg     : integer := 1;
        adr_rccreg      : integer := 2;
        adr_tccreg      : integer := 3;
        adr_bintreg     : integer := 4;
        adr_eintreg     : integer := 5;
        channel_0       : integer := 0;
        channel_1       : integer := 1;
        channel_2       : integer := 2;
        channel_3       : integer := 3;
        channel_4       : integer := 4;
        channel_5       : integer := 5;
        channel_6       : integer := 6;
        channel_7       : integer := 7;
        channel_8       : integer := 8;
        channel_9       : integer := 9;
        channel_10      : integer := 10;
        channel_11      : integer := 11;
        channel_12      : integer := 12;
        channel_13      : integer := 13
    );
    port(
        sys_clk         : in     vl_logic;
        sys_rst         : in     vl_logic;
        sigproc_dat_cc  : in     vl_logic_vector(31 downto 0);
        sigproc_dvld_cc : in     vl_logic;
        cc_ack_sigproc  : out    vl_logic;
        cc_dat_sigproc  : out    vl_logic_vector(31 downto 0);
        cc_dvld_sigproc : out    vl_logic;
        datproc_dvld_cc : in     vl_logic;
        datproc_dat_cc  : in     vl_logic_vector(31 downto 0);
        datproc_chnl_cc : in     vl_logic_vector(3 downto 0);
        cc_dvld_datproc : out    vl_logic;
        cc_dat_datproc  : out    vl_logic_vector(31 downto 0);
        cc_chnl_datproc : out    vl_logic_vector(3 downto 0);
        cc_full_datproc : out    vl_logic_vector(13 downto 0);
        cc_cvld_datproc : out    vl_logic;
        cc_cmd_datproc  : out    vl_logic_vector(31 downto 0);
        cc_cvld_frmproc_tx: out    vl_logic;
        cc_cmd_frmproc_tx: out    vl_logic_vector(31 downto 0);
        cpu_dat_cc      : in     vl_logic_vector(31 downto 0);
        cpu_adr_cc      : in     vl_logic_vector(9 downto 0);
        cpu_we_cc_n     : in     vl_logic;
        cpu_oe_cc_n     : in     vl_logic;
        cpu_cs_cc_n     : in     vl_logic;
        cpu_inten_cc    : in     vl_logic;
        cc_dat_cpu      : out    vl_logic_vector(31 downto 0);
        cc_int_cpu      : out    vl_logic
    );
end fpga_a_cc;