📄 etester.fit.rpt
字号:
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; Floorplan View ;
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Floorplan report data cannot be output to ASCII.
Please use Quartus II to view the floorplan report data.
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; Pin-Out File ;
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The pin-out file can be found in E:/EDA_VHDL_Expt3/Chapter13_B/EP1C3_13_8_GWDVPB/ETESTER.pin.
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; Fitter Resource Usage Summary ;
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; Resource ; Usage ;
+--------------------------------+---------------------+
; Logic cells ; 122 / 2,910 ( 4 % ) ;
; Registers ; 68 / 3,210 ( 2 % ) ;
; Total LABs ; 17 / 291 ( 5 % ) ;
; Logic elements in carry chains ; 64 ;
; User inserted logic cells ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 18 / 104 ( 17 % ) ;
; -- Clock pins ; 0 / 2 ( 0 % ) ;
; Global signals ; 4 ;
; M4Ks ; 0 / 13 ( 0 % ) ;
; Total memory bits ; 0 / 59,904 ( 0 % ) ;
; Total RAM block bits ; 0 / 59,904 ( 0 % ) ;
; Global clocks ; 4 / 8 ( 50 % ) ;
; Maximum fan-out node ; CLR ;
; Maximum fan-out ; 68 ;
; Total fan-out ; 596 ;
; Average fan-out ; 4.20 ;
+--------------------------------+---------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; BCLK ; 17 ; 1 ; 0 ; 7 ; 0 ; 32 ; 0 ; yes ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; CL ; 2 ; 1 ; 0 ; 13 ; 1 ; 3 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; CLR ; 1 ; 1 ; 0 ; 13 ; 0 ; 68 ; 0 ; yes ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; SEL[0] ; 5 ; 1 ; 0 ; 11 ; 0 ; 27 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; SEL[1] ; 6 ; 1 ; 0 ; 11 ; 1 ; 27 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; SEL[2] ; 7 ; 1 ; 0 ; 10 ; 0 ; 19 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; SPUL ; 3 ; 1 ; 0 ; 12 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; TCLK ; 39 ; 4 ; 4 ; 0 ; 1 ; 35 ; 0 ; yes ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
+--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+---------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ;
+---------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+
; DATA[0] ; 38 ; 4 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; DATA[1] ; 37 ; 4 ; 2 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; DATA[2] ; 36 ; 1 ; 0 ; 1 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; DATA[3] ; 35 ; 1 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; DATA[4] ; 34 ; 1 ; 0 ; 2 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; DATA[5] ; 33 ; 1 ; 0 ; 2 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; DATA[6] ; 32 ; 1 ; 0 ; 3 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; DATA[7] ; 11 ; 1 ; 0 ; 9 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; EEND ; 4 ; 1 ; 0 ; 12 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
; START ; 10 ; 1 ; 0 ; 10 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ;
+---------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+
+------------------------------------------------------------+
; I/O Bank Usage ;
+----------+------------------+---------------+--------------+
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
+----------+------------------+---------------+--------------+
; 1 ; 17 / 22 ( 77 % ) ; 3.3V ; -- ;
; 2 ; 0 / 28 ( 0 % ) ; 3.3V ; -- ;
; 3 ; 0 / 26 ( 0 % ) ; 3.3V ; -- ;
; 4 ; 3 / 28 ( 10 % ) ; 3.3V ; -- ;
+----------+------------------+---------------+--------------+
+--------------------------------------------------------------------------------------------------------------------+
; All Package Pins ;
+----------+------------+----------+----------------+--------+--------------+---------+------------+-----------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ;
+----------+------------+----------+----------------+--------+--------------+---------+------------+-----------------+
; 1 ; 0 ; 1 ; CLR ; input ; LVTTL ; ; Row I/O ; Y ;
; 2 ; 1 ; 1 ; CL ; input ; LVTTL ; ; Row I/O ; Y ;
; 3 ; 2 ; 1 ; SPUL ; input ; LVTTL ; ; Row I/O ; Y ;
; 4 ; 3 ; 1 ; EEND ; output ; LVTTL ; ; Row I/O ; Y ;
; 5 ; 4 ; 1 ; SEL[0] ; input ; LVTTL ; ; Row I/O ; Y ;
; 6 ; 5 ; 1 ; SEL[1] ; input ; LVTTL ; ; Row I/O ; Y ;
; 7 ; 6 ; 1 ; SEL[2] ; input ; LVTTL ; ; Row I/O ; Y ;
; 8 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ;
; 9 ; ; 1 ; GND ; gnd ; ; ; -- ; ;
; 10 ; 7 ; 1 ; START ; output ; LVTTL ; ; Row I/O ; Y ;
; 11 ; 8 ; 1 ; DATA[7] ; output ; LVTTL ; ; Row I/O ; Y ;
; 12 ; 9 ; 1 ; *~nCSO~ / GND* ; output ; LVTTL ; ; Row I/O ; N ;
; 13 ; 10 ; 1 ; ^DATA0 ; input ; ; ; -- ; ;
; 14 ; 11 ; 1 ; ^nCONFIG ; ; ; ; -- ; ;
; 15 ; ; 1 ; VCCA_PLL1 ; power ; ; 1.5V ; -- ; ;
; 16 ; 12 ; 1 ; GND+ ; ; ; ; Row I/O ; ;
; 17 ; 13 ; 1 ; BCLK ; input ; LVTTL ; ; Row I/O ; Y ;
; 18 ; ; 1 ; GNDA_PLL1 ; gnd ; ; ; -- ; ;
; 19 ; ; 1 ; GNDG_PLL1 ; gnd ; ; ; -- ; ;
; 20 ; 14 ; 1 ; ^nCEO ; ; ; ; -- ; ;
; 21 ; 15 ; 1 ; ^nCE ; ; ; ; -- ; ;
; 22 ; 16 ; 1 ; ^MSEL0 ; ; ; ; -- ; ;
; 23 ; 17 ; 1 ; ^MSEL1 ; ; ; ; -- ; ;
; 24 ; 18 ; 1 ; ^DCLK ; bidir ; ; ; -- ; ;
; 25 ; 19 ; 1 ; *~ASDO~ / GND* ; output ; LVTTL ; ; Row I/O ; N ;
; 26 ; 20 ; 1 ; GND* ; ; ; ; Row I/O ; ;
; 27 ; 21 ; 1 ; GND* ; ; ; ; Row I/O ; ;
; 28 ; 22 ; 1 ; GND* ; ; ; ; Row I/O ; ;
; 29 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ;
; 30 ; ; 1 ; GND ; gnd ; ; ; -- ; ;
; 31 ; 23 ; 1 ; GND* ; ; ; ; Row I/O ; ;
; 32 ; 24 ; 1 ; DATA[6] ; output ; LVTTL ; ; Row I/O ; Y ;
; 33 ; 25 ; 1 ; DATA[5] ; output ; LVTTL ; ; Row I/O ; Y ;
; 34 ; 26 ; 1 ; DATA[4] ; output ; LVTTL ; ; Row I/O ; Y ;
; 35 ; 27 ; 1 ; DATA[3] ; output ; LVTTL ; ; Row I/O ; Y ;
; 36 ; 28 ; 1 ; DATA[2] ; output ; LVTTL ; ; Row I/O ; Y ;
; 37 ; 29 ; 4 ; DATA[1] ; output ; LVTTL ; ; Column I/O ; Y ;
; 38 ; 30 ; 4 ; DATA[0] ; output ; LVTTL ; ; Column I/O ; Y ;
; 39 ; 31 ; 4 ; TCLK ; input ; LVTTL ; ; Column I/O ; Y ;
; 40 ; 32 ; 4 ; GND* ; ; ; ; Column I/O ; ;
; 41 ; 33 ; 4 ; GND* ; ; ; ; Column I/O ; ;
; 42 ; 34 ; 4 ; GND* ; ; ; ; Column I/O ; ;
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