📄 se.vhd
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library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_unsigned.ALL;
ENTITY se IS;
port (clk :in std_logic;
a:out std_logic_vector(2 downto 0));
END se;
ARCHITECTURE rt1 of se IS
begin
process(clk)
variable b:std_locgic_vertor(2 downto 0);
begin
if(clk'event and clk='1')then
if(b="111")then
b:="000";
else
b:=b+1
end if;
end if;
a<=b;
end process;
end rt1;
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