uart.hier_info

来自「自己用VHDL写的一个串口程序」· HIER_INFO 代码 · 共 122 行

|UART
CLK => fenpin:U3.CLK
START => BEGINS:U0.VIN
XMIT_DONE <= TRANSMIT:U1.XMIT_DONE
TXD <= TRANSMIT:U1.TXD
CLKCESHI <= fenpin:U3.CLKOUT


|UART|BEGINS:U0
BCLK => VOUT~reg0.CLK
BCLK => TEMP[0].CLK
BCLK => TEMP[1].CLK
BCLK => TEMP[2].CLK
BCLK => TEMP[3].CLK
BCLK => PRESENT_STATE~8.IN1
VIN => Selector1.IN2
VIN => PRESENT_STATE~0.OUTPUTSELECT
VIN => PRESENT_STATE~1.OUTPUTSELECT
VIN => PRESENT_STATE~2.OUTPUTSELECT
VIN => TEMP~0.OUTPUTSELECT
VIN => TEMP~1.OUTPUTSELECT
VIN => TEMP~2.OUTPUTSELECT
VIN => TEMP~3.OUTPUTSELECT
VIN => Selector0.IN1
VIN => PRESENT_STATE~6.OUTPUTSELECT
VIN => PRESENT_STATE~7.OUTPUTSELECT
VIN => TEMP~8.OUTPUTSELECT
VIN => TEMP~9.OUTPUTSELECT
VIN => TEMP~10.OUTPUTSELECT
VIN => TEMP~11.OUTPUTSELECT
XMIT_DONE => PRESENT_STATE~6.DATAA
XMIT_DONE => PRESENT_STATE~7.DATAA
VOUT <= VOUT~reg0.DB_MAX_OUTPUT_PORT_TYPE


|UART|TRANSMIT:U1
XBUF[0] => Mux0.IN7
XBUF[1] => Mux0.IN6
XBUF[2] => Mux0.IN5
XBUF[3] => Mux0.IN4
XBUF[4] => Mux0.IN3
XBUF[5] => Mux0.IN2
XBUF[6] => Mux0.IN1
XBUF[7] => Mux0.IN0
BCLK => TXD~reg0.CLK
BCLK => XMIT_DONE~reg0.CLK
BCLK => LEN[0].CLK
BCLK => LEN[1].CLK
BCLK => LEN[2].CLK
BCLK => LEN[3].CLK
BCLK => TEMP[0].CLK
BCLK => TEMP[1].CLK
BCLK => TEMP[2].CLK
BCLK => TEMP[3].CLK
BCLK => PRESENT_STATE~8.IN1
RESETL => XMIT_DONE~reg0.ENA
RESETL => TXD~reg0.ENA
RESETL => LEN[0].ENA
RESETL => LEN[1].ENA
RESETL => LEN[2].ENA
RESETL => LEN[3].ENA
RESETL => TEMP[0].ENA
RESETL => TEMP[1].ENA
RESETL => TEMP[2].ENA
RESETL => TEMP[3].ENA
RESETL => PRESENT_STATE~9.IN1
XMIT_BEGIN => Selector1.IN4
XMIT_BEGIN => TEMP~0.OUTPUTSELECT
XMIT_BEGIN => TEMP~1.OUTPUTSELECT
XMIT_BEGIN => TEMP~2.OUTPUTSELECT
XMIT_BEGIN => TEMP~3.OUTPUTSELECT
XMIT_BEGIN => LEN~0.OUTPUTSELECT
XMIT_BEGIN => LEN~1.OUTPUTSELECT
XMIT_BEGIN => LEN~2.OUTPUTSELECT
XMIT_BEGIN => LEN~3.OUTPUTSELECT
XMIT_BEGIN => XMIT_DONE~0.OUTPUTSELECT
XMIT_BEGIN => Selector0.IN1
TXD <= TXD~reg0.DB_MAX_OUTPUT_PORT_TYPE
XMIT_DONE <= XMIT_DONE~reg0.DB_MAX_OUTPUT_PORT_TYPE


|UART|fenpin:U3
CLK => CLK_REG3.CLK
CLK => COUNTER3[0].CLK
CLK => COUNTER3[1].CLK
CLK => COUNTER3[2].CLK
CLK => COUNTER3[3].CLK
CLK => COUNTER3[4].CLK
CLK => COUNTER3[5].CLK
CLK => COUNTER3[6].CLK
CLK => COUNTER3[7].CLK
CLK => COUNTER3[8].CLK
CLK => COUNTER3[9].CLK
CLK => COUNTER3[10].CLK
CLK => COUNTER1[0].CLK
CLK => COUNTER1[1].CLK
CLK => COUNTER1[2].CLK
CLK => COUNTER1[3].CLK
CLK => COUNTER1[4].CLK
CLK => COUNTER1[5].CLK
CLK => COUNTER1[6].CLK
CLK => COUNTER1[7].CLK
CLK => COUNTER1[8].CLK
CLK => COUNTER1[9].CLK
CLK => COUNTER1[10].CLK
CLK => CLK_REG1.CLK
CLK => COUNTER2[0].CLK
CLK => COUNTER2[1].CLK
CLK => COUNTER2[2].CLK
CLK => COUNTER2[3].CLK
CLK => COUNTER2[4].CLK
CLK => COUNTER2[5].CLK
CLK => COUNTER2[6].CLK
CLK => COUNTER2[7].CLK
CLK => COUNTER2[8].CLK
CLK => COUNTER2[9].CLK
CLK => COUNTER2[10].CLK
CLK => CLK_REG2.CLK
CLKOUT <= CLK_REG3.DB_MAX_OUTPUT_PORT_TYPE