counter.v

一个计数器 一个计数器 一个计数器

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// copyright (c) 2007, Hisilicon Technologies Co.,Ltd
// All rights reserved.
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// IP LIB INDEX: HIAVD FPGA 
// IP Name     : 
// File Name   : 
// Module Name :   A counter 
// Full Name   : 
// Author      : 
// Email       : 
// Date        : 
// Version     : v1.0
// Abstract    : 
//               
// Called by   : 
// Modification history
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// CVS Log
//
// $Id$
//
// $Date$
// $Revision$
// $Author$
// $Locker$
// $State$
//
// Change History:
//               $Log$
//
//
//
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// timescale definition



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// DEFINE INCLUDE FILE
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// DEFINE[s]
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// DEFINE MODULE PORT
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// DEFINE PARAMETER
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//==========================
// DEFINE INPUTS
//==========================


//==========================
// DEFINE OUTPUTS
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//==========================
// OUTPUTS ATTRIBUTE
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// REGS


// WIRES


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// INTER SIGNAL DECLARATION
//==========================
// REGS


// WIRES



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// MODULE INSTANTIATION
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//==========================
// MAIN LOGIC
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`define   COUNT_WIDTH   4  
`define   COUNT_MAX     4'b1100 
module COUNTER ( // INPUT 
	         clk,
                 reset_n,
	         load,      // indicate it will be preload a num 
	         start_val, // the num of preload 
                 // OUTPUT 
                 incr_flag 
		 );      
input clk; 
input reset_n; 
input load;
input [`COUNT_WIDTH-1 : 0] start_val;

output  incr_flag; 

reg incr_flag; 
reg [`COUNT_WIDTH-1 :0] count_val;

always @(posedge clk or negedge reset_n)
 begin:COUNTER_PROC 
        if(reset_n==1'b0)  
           begin  
	   incr_flag<=1'b0; 
           count_val<=`COUNT_WIDTH 'b0;  
           end 
        else if(load==1'b1)
		count_val<=start_val; 
	     else 
                count_val<=count_val+1'b1; 
  
  	if(count_val==`COUNT_MAX)
	      begin	
		incr_flag<=1'b1; 
		count_val<=start_val; 
             //count_val<=`COUNT_WIDTH 'b0;  
              end  
	else 
	        incr_flag<=1'b0; 
 end  // END COUNTER_PROC  

 endmodule