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#define MCF5484_GPIO_PPDSDR_FEC0H_PPDSDRFEC0H0 (0x01)
#define MCF5484_GPIO_PPDSDR_FEC0H_PPDSDRFEC0H1 (0x02)
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/* Bit definitions and macros for MCF_GPIO_PPDSDR_FEC0L */
#define MCF5484_GPIO_PPDSDR_FEC0L_PPDSDRFEC0L0 (0x01)
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#define MCF5484_GPIO_PPDSDR_FEC0L_PPDSDRFEC0L3 (0x08)
#define MCF5484_GPIO_PPDSDR_FEC0L_PPDSDRFEC0L4 (0x10)
#define MCF5484_GPIO_PPDSDR_FEC0L_PPDSDRFEC0L5 (0x20)
#define MCF5484_GPIO_PPDSDR_FEC0L_PPDSDRFEC0L6 (0x40)
#define MCF5484_GPIO_PPDSDR_FEC0L_PPDSDRFEC0L7 (0x80)
/* Bit definitions and macros for MCF_GPIO_PPDSDR_FEC1H */
#define MCF5484_GPIO_PPDSDR_FEC1H_PPDSDRFEC1H0 (0x01)
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/* Bit definitions and macros for MCF_GPIO_PPDSDR_FEC1L */
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#define MCF5484_GPIO_PPDSDR_FEC1L_PPDSDRFEC1L1 (0x02)
#define MCF5484_GPIO_PPDSDR_FEC1L_PPDSDRFEC1L2 (0x04)
#define MCF5484_GPIO_PPDSDR_FEC1L_PPDSDRFEC1L3 (0x08)
#define MCF5484_GPIO_PPDSDR_FEC1L_PPDSDRFEC1L4 (0x10)
#define MCF5484_GPIO_PPDSDR_FEC1L_PPDSDRFEC1L5 (0x20)
#define MCF5484_GPIO_PPDSDR_FEC1L_PPDSDRFEC1L6 (0x40)
#define MCF5484_GPIO_PPDSDR_FEC1L_PPDSDRFEC1L7 (0x80)
/* Bit definitions and macros for MCF_GPIO_PPDSDR_FECI2C */
#define MCF5484_GPIO_PPDSDR_FECI2C_PPDSDRFECI2C0 (0x01)
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/* Bit definitions and macros for MCF_GPIO_PPDSDR_PCIBG */
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/* Bit definitions and macros for MCF_GPIO_PPDSDR_PCIBR */
#define MCF5484_GPIO_PPDSDR_PCIBR_PPDSDRPCIBR0 (0x01)
#define MCF5484_GPIO_PPDSDR_PCIBR_PPDSDRPCIBR1 (0x02)
#define MCF5484_GPIO_PPDSDR_PCIBR_PPDSDRPCIBR2 (0x04)
#define MCF5484_GPIO_PPDSDR_PCIBR_PPDSDRPCIBR3 (0x08)
#define MCF5484_GPIO_PPDSDR_PCIBR_PPDSDRPCIBR4 (0x10)
/* Bit definitions and macros for MCF_GPIO_PPDSDR_PSC3PSC2 */
#define MCF5484_GPIO_PPDSDR_PSC3PSC2_PPDSDRPSC3PSC20 (0x01)
#define MCF5484_GPIO_PPDSDR_PSC3PSC2_PPDSDRPSC3PSC21 (0x02)
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#define MCF5484_GPIO_PPDSDR_PSC3PSC2_PPDSDRPSC3PSC23 (0x08)
#define MCF5484_GPIO_PPDSDR_PSC3PSC2_PDDRPSC3PSC24 (0x10)
#define MCF5484_GPIO_PPDSDR_PSC3PSC2_PDDRPSC3PSC25 (0x20)
#define MCF5484_GPIO_PPDSDR_PSC3PSC2_PPDSDRPSC3PSC26 (0x40)
#define MCF5484_GPIO_PPDSDR_PSC3PSC2_PPDSDRPSC3PSC27 (0x80)
/* Bit definitions and macros for MCF_GPIO_PPDSDR_PSC1PSC0 */
#define MCF5484_GPIO_PPDSDR_PSC1PSC0_PPDSDRPSC1PSC00 (0x01)
#define MCF5484_GPIO_PPDSDR_PSC1PSC0_PDDRPSC1PSC01 (0x02)
#define MCF5484_GPIO_PPDSDR_PSC1PSC0_PPDSDRPSC1PSC02 (0x04)
#define MCF5484_GPIO_PPDSDR_PSC1PSC0_PDDRPSC1PSC03 (0x08)
#define MCF5484_GPIO_PPDSDR_PSC1PSC0_PPDSDRPSC1PSC04 (0x10)
#define MCF5484_GPIO_PPDSDR_PSC1PSC0_PPDSDRPSC1PSC05 (0x20)
#define MCF5484_GPIO_PPDSDR_PSC1PSC0_PPDSDRPSC1PSC06 (0x40)
#define MCF5484_GPIO_PPDSDR_PSC1PSC0_PPDSDRPSC1PSC07 (0x80)
/* Bit definitions and macros for MCF_GPIO_PPDSDR_DSPI */
#define MCF5484_GPIO_PPDSDR_DSPI_PPDSDRDSPI0 (0x01)
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#define MCF5484_GPIO_PPDSDR_DSPI_PPDSDRDSPI3 (0x08)
#define MCF5484_GPIO_PPDSDR_DSPI_PDDRDSPI4 (0x10)
#define MCF5484_GPIO_PPDSDR_DSPI_PPDSDRDSPI5 (0x20)
#define MCF5484_GPIO_PPDSDR_DSPI_PPDSDRDSPI6 (0x40)
/* Bit definitions and macros for MCF_GPIO_PCLRR_FBCTL */
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#define MCF5484_GPIO_PCLRR_FBCTL_PCLRRFBCTL6 (0x40)
#define MCF5484_GPIO_PCLRR_FBCTL_PCLRRFBCTL7 (0x80)
/* Bit definitions and macros for MCF_GPIO_PCLRR_FBCS */
#define MCF5484_GPIO_PCLRR_FBCS_PCLRRFBCS1 (0x02)
#define MCF5484_GPIO_PCLRR_FBCS_PCLRRFBCS2 (0x04)
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#define MCF5484_GPIO_PCLRR_FBCS_PCLRRFBCS4 (0x10)
#define MCF5484_GPIO_PCLRR_FBCS_PCLRRFBCS5 (0x20)
/* Bit definitions and macros for MCF_GPIO_PCLRR_DMA */
#define MCF5484_GPIO_PCLRR_DMA_PCLRRDMA0 (0x01)
#define MCF5484_GPIO_PCLRR_DMA_PCLRRDMA1 (0x02)
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#define MCF5484_GPIO_PCLRR_DMA_PCLRRDMA3 (0x08)
/* Bit definitions and macros for MCF_GPIO_PCLRR_FEC0H */
#define MCF5484_GPIO_PCLRR_FEC0H_PCLRRFEC0H0 (0x01)
#define MCF5484_GPIO_PCLRR_FEC0H_PCLRRFEC0H1 (0x02)
#define MCF5484_GPIO_PCLRR_FEC0H_PCLRRFEC0H2 (0x04)
#define MCF5484_GPIO_PCLRR_FEC0H_PCLRRFEC0H3 (0x08)
#define MCF5484_GPIO_PCLRR_FEC0H_PCLRRFEC0H4 (0x10)
#define MCF5484_GPIO_PCLRR_FEC0H_PCLRRFEC0H5 (0x20)
#define MCF5484_GPIO_PCLRR_FEC0H_PCLRRFEC0H6 (0x40)
#define MCF5484_GPIO_PCLRR_FEC0H_PCLRRFEC0H7 (0x80)
/* Bit definitions and macros for MCF_GPIO_PCLRR_FEC0L */
#define MCF5484_GPIO_PCLRR_FEC0L_PCLRRFEC0L0 (0x01)
#define MCF5484_GPIO_PCLRR_FEC0L_PODRFEC0L1 (0x02)
#define MCF5484_GPIO_PCLRR_FEC0L_PCLRRFEC0L2 (0x04)
#define MCF5484_GPIO_PCLRR_FEC0L_PCLRRFEC0L3 (0x08)
#define MCF5484_GPIO_PCLRR_FEC0L_PODRFEC0L4 (0x10)
#define MCF5484_GPIO_PCLRR_FEC0L_PODRFEC0L5 (0x20)
#define MCF5484_GPIO_PCLRR_FEC0L_PODRFEC0L6 (0x40)
#define MCF5484_GPIO_PCLRR_FEC0L_PCLRRFEC0L7 (0x80)
/* Bit definitions and macros for MCF_GPIO_PCLRR_FEC1H */
#define MCF5484_GPIO_PCLRR_FEC1H_PCLRRFEC1H0 (0x01)
#define MCF5484_GPIO_PCLRR_FEC1H_PCLRRFEC1H1 (0x02)
#define MCF5484_GPIO_PCLRR_FEC1H_PCLRRFEC1H2 (0x04)
#define MCF5484_GPIO_PCLRR_FEC1H_PODRFEC1H3 (0x08)
#define MCF5484_GPIO_PCLRR_FEC1H_PODRFEC1H4 (0x10)
#define MCF5484_GPIO_PCLRR_FEC1H_PCLRRFEC1H5 (0x20)
#define MCF5484_GPIO_PCLRR_FEC1H_PCLRRFEC1H6 (0x40)
#define MCF5484_GPIO_PCLRR_FEC1H_PCLRRFEC1H7 (0x80)
/* Bit definitions and macros for MCF_GPIO_PCLRR_FEC1L */
#define MCF5484_GPIO_PCLRR_FEC1L_PCLRRFEC1L0 (0x01)
#define MCF5484_GPIO_PCLRR_FEC1L_PCLRRFEC1L1 (0x02)
#define MCF5484_GPIO_PCLRR_FEC1L_PCLRRFEC1L2 (0x04)
#define MCF5484_GPIO_PCLRR_FEC1L_PCLRRFEC1L3 (0x08)
#define MCF5484_GPIO_PCLRR_FEC1L_PODRFEC1L4 (0x10)
#define MCF5484_GPIO_PCLRR_FEC1L_PCLRRFEC1L5 (0x20)
#define MCF5484_GPIO_PCLRR_FEC1L_PCLRRFEC1L6 (0x40)
#define MCF5484_GPIO_PCLRR_FEC1L_PCLRRFEC1L7 (0x80)
/* Bit definitions and macros for MCF_GPIO_PCLRR_FECI2C */
#define MCF5484_GPIO_PCLRR_FECI2C_PCLRRFECI2C0 (0x01)
#define MCF5484_GPIO_PCLRR_FECI2C_PCLRRFECI2C1 (0x02)
#define MCF5484_GPIO_PCLRR_FECI2C_PODRFECI2C2 (0x04)
#define MCF5484_GPIO_PCLRR_FECI2C_PCLRRFECI2C3 (0x08)
/* Bit definitions and macros for MCF_GPIO_PCLRR_PCIBG */
#define MCF5484_GPIO_PCLRR_PCIBG_PODRPCIBG0 (0x01)
#define MCF5484_GPIO_PCLRR_PCIBG_PODRPCIBG1 (0x02)
#define MCF5484_GPIO_PCLRR_PCIBG_PODRPCIBG2 (0x04)
#define MCF5484_GPIO_PCLRR_PCIBG_PCLRRPCIBG3 (0x08)
#define MCF5484_GPIO_PCLRR_PCIBG_PCLRRPCIBG4 (0x10)
/* Bit definitions and macros for MCF_GPIO_PCLRR_PCIBR */
#define MCF5484_GPIO_PCLRR_PCIBR_PCLRRPCIBR0 (0x01)
#define MCF5484_GPIO_PCLRR_PCIBR_PCLRRPCIBR1 (0x02)
#define MCF5484_GPIO_PCLRR_PCIBR_PCLRRPCIBR2 (0x04)
#define MCF5484_GPIO_PCLRR_PCIBR_PODRPCIBR3 (0x08)
#define MCF5484_GPIO_PCLRR_PCIBR_PODRPCIBR4 (0x10)
/* Bit definitions and macros for MCF_GPIO_PCLRR_PSC3PSC2 */
#define MCF5484_GPIO_PCLRR_PSC3PSC2_PODRPSC3PSC20 (0x01)
#define MCF5484_GPIO_PCLRR_PSC3PSC2_PODRPSC3PSC21 (0x02)
#define MCF5484_GPIO_PCLRR_PSC3PSC2_PCLRRPSC3PSC22 (0x04)
#define MCF5484_GPIO_PCLRR_PSC3PSC2_PCLRRPSC3PSC23 (0x08)
#define MCF5484_GPIO_PCLRR_PSC3PSC2_PCLRRPSC3PSC24 (0x10)
#define MCF5484_GPIO_PCLRR_PSC3PSC2_PODRPSC3PSC25 (0x20)
#define MCF5484_GPIO_PCLRR_PSC3PSC2_PODRPSC3PSC26 (0x40)
#define MCF5484_GPIO_PCLRR_PSC3PSC2_PCLRRPSC3PSC27 (0x80)
/* Bit definitions and macros for MCF_GPIO_PCLRR_PSC1PSC0 */
#define MCF5484_GPIO_PCLRR_PSC1PSC0_PCLRRPSC1PSC00 (0x01)
#define MCF5484_GPIO_PCLRR_PSC1PSC0_PCLRRPSC1PSC01 (0x02)
#define MCF5484_GPIO_PCLRR_PSC1PSC0_PCLRRPSC1PSC02 (0x04)
#define MCF5484_GPIO_PCLRR_PSC1PSC0_PCLRRPSC1PSC03 (0x08)
#define MCF5484_GPIO_PCLRR_PSC1PSC0_PCLRRPSC1PSC04 (0x10)
#define MCF5484_GPIO_PCLRR_PSC1PSC0_PCLRRPSC1PSC05 (0x20)
#define MCF5484_GPIO_PCLRR_PSC1PSC0_PODRPSC1PSC06 (0x40)
#define MCF5484_GPIO_PCLRR_PSC1PSC0_PCLRRPSC1PSC07 (0x80)
/* Bit definitions and macros for MCF_GPIO_PCLRR_DSPI */
#define MCF5484_GPIO_PCLRR_DSPI_PCLRRDSPI0 (0x01)
#define MCF5484_GPIO_PCLRR_DSPI_PCLRRDSPI1 (0x02)
#define MCF5484_GPIO_PCLRR_DSPI_PCLRRDSPI2 (0x04)
#define MCF5484_GPIO_PCLRR_DSPI_PCLRRDSPI3 (0x08)
#define MCF5484_GPIO_PCLRR_DSPI_PCLRRDSPI4 (0x10)
#define MCF5484_GPIO_PCLRR_DSPI_PCLRRDSPI5 (0x20)
#define MCF5484_GPIO_PCLRR_DSPI_PCLRRDSPI6 (0x40)
/* Bit definitions and macros for MCF_GPIO_PAR_FBCTL */
#define MCF5484_GPIO_PAR_FBCTL_PAR_TS(x) (((x)&0x0003)<<0)
#define MCF5484_GPIO_PAR_FBCTL_PAR_TA (0x0004)
#define MCF5484_GPIO_PAR_FBCTL_PAR_RWB (0x0010)
#define MCF5484_GPIO_PAR_FBCTL_PAR_OE (0x0040)
#define MCF5484_GPIO_PAR_FBCTL_PAR_BWE0 (0x0100)
#define MCF5484_GPIO_PAR_FBCTL_PAR_BWE1 (0x0400)
#define MCF5484_GPIO_PAR_FBCTL_PAR_BWE2 (0x1000)
#define MCF5484_GPIO_PAR_FBCTL_PAR_BWE3 (0x4000)
#define MCF5484_GPIO_PAR_FBCTL_PAR_TS_GPIO (0)
#define MCF5484_GPIO_PAR_FBCTL_PAR_TS_TBST (2)
#define MCF5484_GPIO_PAR_FBCTL_PAR_TS_TS (3)
/* Bit definitions and macros for MCF_GPIO_PAR_FBCS */
#define MCF5484_GPIO_PAR_FBCS_PAR_CS1 (0x02)
#define MCF5484_GPIO_PAR_FBCS_PAR_CS2 (0x04)
#define MCF5484_GPIO_PAR_FBCS_PAR_CS3 (0x08)
#define MCF5484_GPIO_PAR_FBCS_PAR_CS4 (0x10)
#define MCF5484_GPIO_PAR_FBCS_PAR_CS5 (0x20)
/* Bit definitions and macros for MCF_GPIO_PAR_DMA */
#define MCF5484_GPIO_PAR_DMA_PAR_DREQ0(x) (((x)&0x03)<<0)
#define MCF5484_GPIO_PAR_DMA_PAR_DREQ1(x) (((x)&0x03)<<2)
#define MCF5484_GPIO_PAR_DMA_PAR_DACK0(x) (((x)&0x03)<<4)
#define MCF5484_GPIO_PAR_DMA_PAR_DACK1(x) (((x)&0x03)<<6)
#define MCF5484_GPIO_PAR_DMA_PAR_DACKx_GPIO (0)
#define MCF5484_GPIO_PAR_DMA_PAR_DACKx_TOUT (2)
#define MCF5484_GPIO_PAR_DMA_PAR_DACKx_DACK (3)
#define MCF5484_GPIO_PAR_DMA_PAR_DREQx_GPIO (0)
#define MCF5484_GPIO_PAR_DMA_PAR_DREQx_TIN (2)
#define MCF5484_GPIO_PAR_DMA_PAR_DREQx_DREQ (3)
/* Bit definitions and macros for MCF_GPIO_PAR_FECI2CIRQ */
#define MCF5484_GPIO_PAR_FECI2CIRQ_PAR_IRQ5 (0x0001)
#define MCF5484_GPIO_PAR_FECI2CIRQ_PAR_IRQ6 (0x0002)
#define MCF5484_GPIO_PAR_FECI2CIRQ_PAR_SCL (0x0004)
#define MCF5484_GPIO_PAR_FECI2CIRQ_PAR_SDA (0x0008)
#define MCF5484_GPIO_PAR_FECI2CIRQ_PAR_E1MDC(x) (((x)&0x0003)<<6)
#define MCF5484_GPIO_PAR_FECI2CIRQ_PAR_E1MDIO(x) (((x)&0x0003)<<8)
#define MCF5484_GPIO_PAR_FECI2CIRQ_PAR_E1MII (0x0400)
#define MCF5484_GPIO_PAR_FECI2CIRQ_PAR_E17 (0x0800)
#define MCF5484_GPIO_PAR_FECI2CIRQ_PAR_E0MDC (0x1000)
#define MCF5484_GPIO_PAR_FECI2CIRQ_PAR_E0MDIO (0x2000)
#define MCF5484_GPIO_PAR_FECI2CIRQ_PAR_E0MII (0x4000)
#define MCF5484_GPIO_PAR_FECI2CIRQ_PAR_E07 (0x8000)
#define MCF5484_GPIO_PAR_FECI2CIRQ_PAR_E1MDIO_CANRX (0x0000)
#define MCF5484_GPIO_PAR_FECI2CIRQ_PAR_E1MDIO_SDA (0x0200)
#define MCF5484_GPIO_PAR_FECI2CIRQ_PAR_E1MDIO_EMDIO (0x0300)
#define MCF5484_GPIO_PAR_FECI2CIRQ_PAR_E1MDC_CANTX (0x0000)
#define MCF5484_GPIO_PAR_FECI2CIRQ_PAR_E1MDC_SCL (0x0080)
#define MCF5484_GPIO_PAR_FECI2CIRQ_PAR_E1MDC_EMDC (0x00C0)
#define MCF5484_GPIO_PAR_FECI2CIRQ_FEC (0xFFC0)
/* Bit definitions and macros for MCF_GPIO_PAR_PCIBG */
#define MCF5484_GPIO_PAR_PCIBG_PAR_PCIBG0(x) (((x)&0x0003)<<0)
#define MCF5484_GPIO_PAR_PCIBG_PAR_PCIBG1(x) (((x)&0x0003)<<2)
#define MCF5484_GPIO_PAR_PCIBG_PAR_PCIBG2(x) (((x)&0x0003)<<4)
#define MCF5484_GPIO_PAR_PCIBG_PAR_PCIBG3(x) (((x)&0x0003)<<6)
#define MCF5484_GPIO_PAR_PCIBG_PAR_PCIBG4(x) (((x)&0x0003)<<8)
/* Bit definitions and macros for MCF_GPIO_PAR_PCIBR */
#define MCF5484_GPIO_PAR_PCIBR_PAR_PCIBG0(x) (((x)&0x0003)<<0)
#define MCF5484_GPIO_PAR_PCIBR_PAR_PCIBG1(x) (((x)&0x0003)<<2)
#define MCF5484_GPIO_PAR_PCIBR_PAR_PCIBG2(x) (((x)&0x0003)<<4)
#define MCF5484_GPIO_PAR_PCIBR_PAR_PCIBG3(x) (((x)&0x0003)<<6)
#define MCF5484_GPIO_PAR_PCIBR_PAR_PCIBR4(x) (((x)&0x0003)<<8)
/* Bit definitions and macros for MCF_GPIO_PAR_PSC3 */
#define MCF5484_GPIO_PAR_PSC3_PAR_TXD3 (0x04)
#define MCF5484_GPIO_PAR_PSC3_PAR_RXD3 (0x08)
#define MCF5484_GPIO_PAR_PSC3_PAR_RTS3(x) (((x)&0x03)<<4)
#define MCF5484_GPIO_PAR_PSC3_PAR_CTS3(x) (((x)&0x03)<<6)
#define MCF5484_GPIO_PAR_PSC3_PAR_CTS3_GPIO (0x00)
#define MCF5484_GPIO_PAR_PSC3_PAR_CTS3_BCLK (0x80)
#define MCF5484_GPIO_PAR_PSC3_PAR_CTS3_CTS (0xC0)
#define MCF5484_GPIO_PAR_PSC3_PAR_RTS3_GPIO (0x00)
#define MCF5484_GPIO_PAR_PSC3_PAR_RTS3_FSYNC (0x20)
#define MCF5484_GPIO_PAR_PSC3_PAR_RTS3_RTS (0x30)
/* Bit definitions and macros for MCF_GPIO_PAR_PSC2 */
#define MCF5484_GPIO_PAR_PSC2_PAR_TXD2 (0x04)
#define MCF5484_GPIO_PAR_PSC2_PAR_RXD2 (0x08)
#define MCF5484_GPIO_PAR_PSC2_PAR_RTS2(x) (((x)&0x03)<<4)
#define MCF5484_GPIO_PAR_PSC2_PAR_CTS2(x) (((x)&0x03)<<6)
#define MCF5484_GPIO_PAR_PSC2_PAR_CTS2_GPIO (0x00)
#define MCF5484_GPIO_PAR_PSC2_PAR_CTS2_BCLK (0x80)
#define MCF5484_GPIO_PAR_PSC2_PAR_CTS2_CTS (0xC0)
#define MCF5484_GPIO_PAR_PSC2_PAR_RTS2_GPIO (0x00)
#define MCF5484_GPIO_PAR_PSC2_PAR_RTS2_CANTX (0x10)
#define MCF5484_GPIO_PAR_PSC2_PAR_RTS2_FSYNC (0x20)
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