ledwater.fit.rpt

FPGA下的DDS程序的编写,VHDL语言,

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; Control Signals                                                                                                        ;
+----------------------------------------+----------+---------+-------+--------+----------------------+------------------+
; Name                                   ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+----------------------------------------+----------+---------+-------+--------+----------------------+------------------+
; clk                                    ; PIN_16   ; 1       ; Clock ; no     ; --                   ; --               ;
; pll20:u1|altpll:altpll_component|_clk0 ; PLL_1    ; 39      ; Clock ; yes    ; Global Clock         ; GCLK0            ;
; sck                                    ; PIN_132  ; 32      ; Clock ; yes    ; Global Clock         ; GCLK3            ;
+----------------------------------------+----------+---------+-------+--------+----------------------+------------------+


+-------------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                                           ;
+----------------------------------------+----------+---------+----------------------+------------------+
; Name                                   ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+----------------------------------------+----------+---------+----------------------+------------------+
; pll20:u1|altpll:altpll_component|_clk0 ; PLL_1    ; 39      ; Global Clock         ; GCLK0            ;
; sck                                    ; PIN_132  ; 32      ; Global Clock         ; GCLK3            ;
+----------------------------------------+----------+---------+----------------------+------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
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; Name        ; Fan-Out           ;
+-------------+-------------------+
; Ram0~16     ; 27                ;
; Ram0~17     ; 26                ;
; Ram0~18     ; 25                ;
; Ram0~15     ; 22                ;
; Ram0~19     ; 22                ;
; Ram0~20     ; 21                ;
; cnt[3]~162  ; 5                 ;
; cnt[8]~157  ; 5                 ;
; cnt[13]~152 ; 5                 ;
; cnt[18]~147 ; 5                 ;
; cnt[23]~142 ; 5                 ;
; cnt[28]~137 ; 5                 ;
; Ram0~1556   ; 4                 ;
; reg32[1]    ; 2                 ;
; reg32[2]    ; 2                 ;
; reg32[3]    ; 2                 ;
; reg32[4]    ; 2                 ;
; reg32[5]    ; 2                 ;
; reg32[6]    ; 2                 ;
; reg32[7]    ; 2                 ;
; reg32[8]    ; 2                 ;
; reg32[9]    ; 2                 ;
; reg32[10]   ; 2                 ;
; reg32[11]   ; 2                 ;
; reg32[12]   ; 2                 ;
; reg32[13]   ; 2                 ;
; reg32[14]   ; 2                 ;
; reg32[15]   ; 2                 ;
; reg32[16]   ; 2                 ;
; reg32[17]   ; 2                 ;
; reg32[18]   ; 2                 ;
; reg32[19]   ; 2                 ;
; reg32[20]   ; 2                 ;
; reg32[21]   ; 2                 ;
; reg32[22]   ; 2                 ;
; reg32[23]   ; 2                 ;
; reg32[24]   ; 2                 ;
; reg32[25]   ; 2                 ;
; reg32[26]   ; 2                 ;
; reg32[27]   ; 2                 ;
; reg32[28]   ; 2                 ;
; reg32[29]   ; 2                 ;
; reg32[30]   ; 2                 ;
; reg32[31]   ; 2                 ;
; Ram0~1590   ; 2                 ;
; Ram0~1586   ; 2                 ;
; Ram0~1585   ; 2                 ;
; sda         ; 1                 ;
; clk         ; 1                 ;
; Ram0~1604   ; 1                 ;
+-------------+-------------------+


+----------------------------------------------------+
; Interconnect Usage Summary                         ;
+----------------------------+-----------------------+
; Interconnect Resource Type ; Usage                 ;
+----------------------------+-----------------------+
; C4s                        ; 40 / 8,840 ( < 1 % )  ;
; Direct links               ; 14 / 11,506 ( < 1 % ) ;
; Global clocks              ; 2 / 8 ( 25 % )        ;
; LAB clocks                 ; 9 / 156 ( 6 % )       ;
; LUT chains                 ; 7 / 2,619 ( < 1 % )   ;
; Local interconnects        ; 79 / 11,506 ( < 1 % ) ;
; M4K buffers                ; 0 / 468 ( 0 % )       ;
; R4s                        ; 40 / 7,520 ( < 1 % )  ;
+----------------------------+-----------------------+


+---------------------------------------------------------------------------+
; LAB Logic Elements                                                        ;
+--------------------------------------------+------------------------------+
; Number of Logic Elements  (Average = 8.14) ; Number of LABs  (Total = 14) ;
+--------------------------------------------+------------------------------+
; 1                                          ; 0                            ;
; 2                                          ; 1                            ;
; 3                                          ; 1                            ;
; 4                                          ; 0                            ;
; 5                                          ; 0                            ;
; 6                                          ; 1                            ;
; 7                                          ; 1                            ;
; 8                                          ; 2                            ;
; 9                                          ; 0                            ;
; 10                                         ; 8                            ;
+--------------------------------------------+------------------------------+


+-------------------------------------------------------------------+
; LAB-wide Signals                                                  ;
+------------------------------------+------------------------------+
; LAB-wide Signals  (Average = 0.64) ; Number of LABs  (Total = 14) ;
+------------------------------------+------------------------------+
; 1 Clock                            ; 7                            ;
; 2 Clocks                           ; 2                            ;
+------------------------------------+------------------------------+


+----------------------------------------------------------------------------+
; LAB Signals Sourced                                                        ;
+---------------------------------------------+------------------------------+
; Number of Signals Sourced  (Average = 8.14) ; Number of LABs  (Total = 14) ;
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