coregen_lab.gfl

Xilinx高级试验的代码.zip 非常不错

# Verilog : PDCL (jhdparse)
__projnav/data_control_jhdparse_tcl.rsp
# Verilog : PDCL (jhdparse)
__projnav/mac_jhdparse_tcl.rsp
# Verilog : PDCL (jhdparse)
__projnav/pn_correlation_fsm_jhdparse_tcl.rsp
# Verilog : PDCL (jhdparse)
__projnav/fifo_status_jhdparse_tcl.rsp
# Verilog : PDCL (jhdparse)
__projnav/data_control_fsm_jhdparse_tcl.rsp
# Verilog : PDCL (jhdparse)
__projnav/ch_fifo_jhdparse_tcl.rsp
# Verilog : PDCL (jhdparse)
__projnav/data_output_mux_jhdparse_tcl.rsp
# Verilog : PDCL (jhdparse)
__projnav/pn_correlator_jhdparse_tcl.rsp
# Verilog : PDCL (jhdparse)
__projnav/correlate_and_accumulate_jhdparse_tcl.rsp
# Verilog : PDCL (jhdparse)
__projnav/read_ch_arbiter_jhdparse_tcl.rsp
# Verilog : PDCL (jhdparse)
__projnav/fifo_2048x8_jhdparse_tcl.rsp
# Verilog : PDCL (jhdparse)
__projnav/pn_correlation_jhdparse_tcl.rsp
# Verilog : PDCL (jhdparse)
__projnav/mac_ch_jhdparse_tcl.rsp
# Verilog : PDCL (jhdparse)
__projnav/fifo_2048x8_tb_jhdparse_tcl.rsp