dac2adc.vhd

来自「FPGA+DA转换,ALTERA公司FPGA与DA实现,DA转换功能!」· VHDL 代码 · 共 24 行

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY DAC2ADC IS
    PORT ( CLK    :  IN STD_LOGIC; --计数器时钟
           LM311  :  IN STD_LOGIC;  --LM311输出，由PIO37口进入FPGA
           CLR    :  IN STD_LOGIC;  --计数器复位
            DD    : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ;--输向0832的数据
         DISPDATA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );--转换数据显示
END;
ARCHITECTURE DACC OF DAC2ADC IS
 SIGNAL CQI  : STD_LOGIC_VECTOR(7 DOWNTO 0) ;
 BEGIN
 DD <= CQI ;
PROCESS(CLK, CLR, LM311)
    BEGIN
      IF CLR = '1' THEN   CQI <= "00000000";     
       ELSIF CLK'EVENT AND CLK = '1' THEN
        IF LM311 = '1' THEN CQI <= CQI + 1;  END IF;--如果是高电平，继续搜索
            END IF;           --如果出现低电平，即可停止搜索，保存计数值于CQI中
    END PROCESS;
 DISPDATA <= CQI  WHEN LM311='0' ELSE "00000000" ;--将保存于CQI中的数输出
  END;