tortola_memory_map_defines.h

i.MX31 NOR_flash(SPANSION_S71WS256ND0) bootloader src

//# SDHC1                                 #  
//# $5000_4000 to $5000_7FFF              #  
//#########################################  
#define SDHC1_BASE_ADDR 0x50004000 
#define SDHC1_STR_STP_CLK (SDHC1_BASE_ADDR+0x00) //  32bit sdhc1 control reg 
#define SDHC1_STATUS (SDHC1_BASE_ADDR+0x04) //  32bit sdhc1 status reg
#define SDHC1_CLK_RATE (SDHC1_BASE_ADDR+0x08) //  32bit sdhc1 clock rate reg
#define SDHC1_CMD_DAT_CONT (SDHC1_BASE_ADDR+0x0C) //  32bit sdhc1 cmd/data control reg
#define SDHC1_RESPONSE_TO (SDHC1_BASE_ADDR+0x10) //  32bit sdhc1 response time out reg
#define SDHC1_READ_TO (SDHC1_BASE_ADDR+0x14) //  32bit sdhc1 read time out reg
#define SDHC1_BLK_LEN (SDHC1_BASE_ADDR+0x18) //  32bit sdhc1 block length reg
#define SDHC1_NOB (SDHC1_BASE_ADDR+0x1C) //  32bit sdhc1 number of blocks reg
#define SDHC1_REV_NO (SDHC1_BASE_ADDR+0x20) //  32bit sdhc1 revision number reg
#define SDHC1_INT_CNTR (SDHC1_BASE_ADDR+0x24) //  32bit sdhc1 interrupt mask reg
#define SDHC1_CMD (SDHC1_BASE_ADDR+0x28) //  32bit sdhc1 command code reg
#define SDHC1_ARG (SDHC1_BASE_ADDR+0x2C) //  32bit sdhc1 argument (high+low) reg
#define SDHC1_RES_FIFO (SDHC1_BASE_ADDR+0x34) //  32bit sdhc1 response fifo reg
#define SDHC1_BUFFER_ACCESS (SDHC1_BASE_ADDR+0x38) //  32bit sdhc1 buffer access reg
#define SDHC1_REMAINING_NOB (SDHC1_BASE_ADDR+0x40) //  32bit sdhc1 remaining NUM reg
#define SDHC1_REMAINING_BLK_SIZE (SDHC1_BASE_ADDR+0x44) //  32bit sdhc1 remaining block bytes  reg
  
//#########################################  
//# SDHC2                                 #  
//# $5000_8000 to $5000_BFFF              #  
//#########################################  
#define SDHC2_BASE_ADDR 0x50008000 
#define SDHC2_STR_STP_CLK (SDHC2_BASE_ADDR+0x00) //  32bit sdhc2 control reg 
#define SDHC2_STATUS (SDHC2_BASE_ADDR+0x04) //  32bit sdhc2 status reg
#define SDHC2_CLK_RATE (SDHC2_BASE_ADDR+0x08) //  32bit sdhc2 clock rate reg
#define SDHC2_CMD_DAT_CONT (SDHC2_BASE_ADDR+0x0C) //  32bit sdhc2 cmd/data control reg
#define SDHC2_RESPONSE_TO (SDHC2_BASE_ADDR+0x10) //  32bit sdhc2 response time out reg
#define SDHC2_READ_TO (SDHC2_BASE_ADDR+0x14) //  32bit sdhc2 read time out reg
#define SDHC2_BLK_LEN (SDHC2_BASE_ADDR+0x18) //  32bit sdhc2 block length reg
#define SDHC2_NOB (SDHC2_BASE_ADDR+0x1C) //  32bit sdhc2 number of blocks reg
#define SDHC2_REV_NO (SDHC2_BASE_ADDR+0x20) //  32bit sdhc2 revision number reg
#define SDHC2_INT_CNTR (SDHC2_BASE_ADDR+0x24) //  32bit sdhc2 interrupt mask reg
#define SDHC2_CMD (SDHC2_BASE_ADDR+0x28) //  32bit sdhc2 command code reg
#define SDHC2_ARG (SDHC2_BASE_ADDR+0x2C) //  32bit sdhc2 argument high reg
#define SDHC2_RES_FIFO (SDHC2_BASE_ADDR+0x34) //  32bit sdhc2 response fifo reg
#define SDHC2_BUFFER_ACCESS (SDHC2_BASE_ADDR+0x38) //  32bit sdhc2 buffer access reg
#define SDHC2_REMAINING_NOB (SDHC2_BASE_ADDR+0x40) //  32bit sdhc2 remaining NUM reg
#define SDHC2_REMAINING_BLK_SIZE (SDHC2_BASE_ADDR+0x44) //  32bit sdhc2 remaining block bytes  reg
  
//#########################################  
//# SIM                                   #  
//# $5001_8000 to $5001_BFFF              #  
//#########################################  
#define SIM_BASE_ADDR 0x50018000 
#define SIM_PORT1_CNTL (SIM_BASE_ADDR+0x00) 
#define SIM_SETUP (SIM_BASE_ADDR+0x04) 
#define SIM_PORT1_DETECT (SIM_BASE_ADDR+0x08) 
#define SIM_PORT1_XMT_BUF (SIM_BASE_ADDR+0x0C) 
#define SIM_PORT1_RCV_BUF (SIM_BASE_ADDR+0x10) 
#define SIM_PORT0_CNTL (SIM_BASE_ADDR+0x14) 
#define SIM_CNTL (SIM_BASE_ADDR+0x18) 
#define SIM_CLOCK_SELECT (SIM_BASE_ADDR+0x1C) 
#define SIM_RCV_THRESHOLD (SIM_BASE_ADDR+0x20) 
#define SIM_ENABLE (SIM_BASE_ADDR+0x24) 
#define SIM_XMT_STATUS (SIM_BASE_ADDR+0x28) 
#define SIM_RCV_STATUS (SIM_BASE_ADDR+0x2C) 
#define SIM_INT_MASK (SIM_BASE_ADDR+0x30) 
#define SIM_PORT0_XMT_BUF (SIM_BASE_ADDR+0x34) 
#define SIM_PORT0_RCV_BUF (SIM_BASE_ADDR+0x38) 
#define SIM_PORT0_DETECT (SIM_BASE_ADDR+0x3C) 
#define SIM_DATA_FORMAT  (SIM_BASE_ADDR+0x40) 
#define SIM_XMT_THRESHOLD (SIM_BASE_ADDR+0x44) 
#define SIM_GUARD_CNTL (SIM_BASE_ADDR+0x48) 
#define SIM_OD_CONFIG (SIM_BASE_ADDR+0x4C) 
#define SIM_RESET_CNTL (SIM_BASE_ADDR+0x50) 
#define SIM_CHAR_WAIT (SIM_BASE_ADDR+0x54) 
#define SIM_GPCNT (SIM_BASE_ADDR+0x58) 
#define SIM_DIVISOR (SIM_BASE_ADDR+0x5C) 
#define SIM_BWT (SIM_BASE_ADDR+0x60) 
#define SIM_BGT (SIM_BASE_ADDR+0x64) 
#define SIM_BWT_H (SIM_BASE_ADDR+0x68) 
  
  
//#########################################  
//# SSI  generic  
//# relative addresses  
//#########################################  
#define SSI_STX0 0x00 //  32bit SSI tx reg 0
#define SSI_STX1 0x04 //  32bit SSI tx reg 1
#define SSI_SRX0 0x08 //  32bit SSI rx reg 0
#define SSI_SRX1 0x0C //  32bit SSI rx reg 1
#define SSI_SCR 0x10 //  32bit SSI control reg
#define SSI_SISR 0x14 //  32bit SSI intr status reg
#define SSI_SIER 0x18 //  32bit SSI intr enable reg
#define SSI_STCR 0x1C //  32bit SSI tx config reg
#define SSI_SRCR 0x20 //  32bit SSI rx config reg
#define SSI_STCCR 0x24 //  32bit SSI tx clock control reg
#define SSI_SRCCR 0x28 //  32bit SSI rx clock control reg
#define SSI_SFCSR 0x2C //  32bit SSI fifo control/status reg
#define SSI_STR 0x30 //  32bit SSI test reg
#define SSI_SOR 0x34 //  32bit SSI option reg
#define SSI_SACNT 0x38 //  32bit SSI ac97 control reg
#define SSI_SACADD 0x3C //  32bit SSI ac97 cmd addr reg
#define SSI_SACDAT 0x40 //  32bit SSI ac97 cmd data reg
#define SSI_SATAG 0x44 //  32bit SSI ac97 tag reg
#define SSI_STMSK 0x48 //  32bit SSI tx time slot mask reg
#define SSI_SRMSK 0x4C //  32bit SSI rx time slot mask reg
  
//#########################################  
//# SSI1                                  #  
//# $43FA_0000 to $43FA_3FFF              #  
//#########################################  
#define SSI1_BASE_ADDR 0x43FA0000 
#define SSI1_STX0 (SSI1_BASE_ADDR+0x00) //  32bit ssi1 tx reg 0
#define SSI1_STX1 (SSI1_BASE_ADDR+0x04) //  32bit ssi1 tx reg 1
#define SSI1_SRX0 (SSI1_BASE_ADDR+0x08) //  32bit ssi1 rx reg 0
#define SSI1_SRX1 (SSI1_BASE_ADDR+0x0C) //  32bit ssi1 rx reg 1
#define SSI1_SCR (SSI1_BASE_ADDR+0x10) //  32bit ssi1 control reg
#define SSI1_SISR (SSI1_BASE_ADDR+0x14) //  32bit ssi1 intr status reg
#define SSI1_SIER (SSI1_BASE_ADDR+0x18) //  32bit ssi1 intr enable reg
#define SSI1_STCR (SSI1_BASE_ADDR+0x1C) //  32bit ssi1 tx config reg
#define SSI1_SRCR (SSI1_BASE_ADDR+0x20) //  32bit ssi1 rx config reg
#define SSI1_STCCR (SSI1_BASE_ADDR+0x24) //  32bit ssi1 tx clock control reg
#define SSI1_SRCCR (SSI1_BASE_ADDR+0x28) //  32bit ssi1 rx clock control reg
#define SSI1_SFCSR (SSI1_BASE_ADDR+0x2C) //  32bit ssi1 fifo control/status reg
#define SSI1_STR (SSI1_BASE_ADDR+0x30) //  32bit ssi1 test reg
#define SSI1_SOR (SSI1_BASE_ADDR+0x34) //  32bit ssi1 option reg
#define SSI1_SACNT (SSI1_BASE_ADDR+0x38) //  32bit ssi1 ac97 control reg
#define SSI1_SACADD (SSI1_BASE_ADDR+0x3C) //  32bit ssi1 ac97 cmd addr reg
#define SSI1_SACDAT (SSI1_BASE_ADDR+0x40) //  32bit ssi1 ac97 cmd data reg
#define SSI1_SATAG (SSI1_BASE_ADDR+0x44) //  32bit ssi1 ac97 tag reg
#define SSI1_STMSK (SSI1_BASE_ADDR+0x48) //  32bit ssi1 tx time slot mask reg
#define SSI1_SRMSK (SSI1_BASE_ADDR+0x4C) //  32bit ssi1 rx time slot mask reg
  
//#########################################  
//# SSI2                                  #  
//# $5001_4000 to $5001_7FFF              #  
//#########################################  
#define SSI2_BASE_ADDR 0x50014000 
#define SSI2_STX0 (SSI2_BASE_ADDR+0x00) //  32bit ssi2 tx reg 0
#define SSI2_STX1 (SSI2_BASE_ADDR+0x04) //  32bit ssi2 tx reg 1
#define SSI2_SRX0 (SSI2_BASE_ADDR+0x08) //  32bit ssi2 rx reg 0
#define SSI2_SRX1 (SSI2_BASE_ADDR+0x0C) //  32bit ssi2 rx reg 1
#define SSI2_SCR (SSI2_BASE_ADDR+0x10) //  32bit ssi2 control reg
#define SSI2_SISR (SSI2_BASE_ADDR+0x14) //  32bit ssi2 intr status reg
#define SSI2_SIER (SSI2_BASE_ADDR+0x18) //  32bit ssi2 intr enable reg
#define SSI2_STCR (SSI2_BASE_ADDR+0x1C) //  32bit ssi2 tx config reg
#define SSI2_SRCR (SSI2_BASE_ADDR+0x20) //  32bit ssi2 rx config reg
#define SSI2_STCCR (SSI2_BASE_ADDR+0x24) //  32bit ssi2 tx clock control reg
#define SSI2_SRCCR (SSI2_BASE_ADDR+0x28) //  32bit ssi2 rx clock control reg
#define SSI2_SFCSR (SSI2_BASE_ADDR+0x2C) //  32bit ssi2 fifo control/status reg
#define SSI2_STR (SSI2_BASE_ADDR+0x30) //  32bit ssi2 test reg
#define SSI2_SOR (SSI2_BASE_ADDR+0x34) //  32bit ssi2 option reg
#define SSI2_SACNT (SSI2_BASE_ADDR+0x38) //  32bit ssi2 ac97 control reg
#define SSI2_SACADD (SSI2_BASE_ADDR+0x3C) //  32bit ssi2 ac97 cmd addr reg
#define SSI2_SACDAT (SSI2_BASE_ADDR+0x40) //  32bit ssi2 ac97 cmd data reg
#define SSI2_SATAG (SSI2_BASE_ADDR+0x44) //  32bit ssi2 ac97 tag reg
#define SSI2_STMSK (SSI2_BASE_ADDR+0x48) //  32bit ssi2 tx time slot mask reg
#define SSI2_SRMSK (SSI2_BASE_ADDR+0x4C) //  32bit ssi2 rx time slot mask reg
  
//#########################################  
//# UART generic  
//# relative addresses  
//#########################################  
#define UART_URXD 0x00 //  32bit UART receiver reg
#define UART_UTXD 0x40 //  32bit UART transmitter reg
#define UART_UCR1 0x80 //  32bit UART control 1 reg
#define UART_UCR2 0x84 //  32bit UART control 2 reg
#define UART_UCR3 0x88 //  32bit UART control 3 reg
#define UART_UCR4 0x8C //  32bit UART control 4 reg
#define UART_UFCR 0x90 //  32bit UART fifo control reg
#define UART_USR1 0x94 //  32bit UART status 1 reg
#define UART_USR2 0x98 //  32bit UART status 2 reg
#define UART_UESC 0x9C //  32bit UART escape char reg
#define UART_UTIM 0xA0 //  32bit UART escape timer reg
#define UART_UBIR 0xA4 //  32bit UART BRM incremental reg
#define UART_UBMR 0xA8 //  32bit UART BRM modulator reg
#define UART_UBRC 0xAC //  32bit UART baud rate count reg
#define UART_ONEMS 0xB0 //  32bit UART one ms reg
#define UART_UTS 0xB4 //  32bit UART test reg
  
//#########################################  
//# UART1                                 #  
//# $43F9_0000 to $43F9_3FFF              #  
//#########################################  
#define UART1_BASE_ADDR 0x43F90000 
#define UART1_URXD_1 (UART1_BASE_ADDR+0x00) //  32bit uart1 receiver reg
#define UART1_UTXD_1 (UART1_BASE_ADDR+0x40) //  32bit uart1 transmitter reg
#define UART1_UCR1_1 (UART1_BASE_ADDR+0x80) //  32bit uart1 control 1 reg
#define UART1_UCR2_1 (UART1_BASE_ADDR+0x84) //  32bit uart1 control 2 reg
#define UART1_UCR3_1 (UART1_BASE_ADDR+0x88) //  32bit uart1 control 3 reg
#define UART1_UCR4_1 (UART1_BASE_ADDR+0x8C) //  32bit uart1 control 4 reg
#define UART1_UFCR_1 (UART1_BASE_ADDR+0x90) //  32bit uart1 fifo control reg
#define UART1_USR1_1 (UART1_BASE_ADDR+0x94) //  32bit uart1 status 1 reg
#define UART1_USR2_1 (UART1_BASE_ADDR+0x98) //  32bit uart1 status 2 reg
#define UART1_UESC_1 (UART1_BASE_ADDR+0x9C) //  32bit uart1 escape char reg
#define UART1_UTIM_1 (UART1_BASE_ADDR+0xA0) //  32bit uart1 escape timer reg
#define UART1_UBIR_1 (UART1_BASE_ADDR+0xA4) //  32bit uart1 BRM incremental reg
#define UART1_UBMR_1 (UART1_BASE_ADDR+0xA8) //  32bit uart1 BRM modulator reg
#define UART1_UBRC_1 (UART1_BASE_ADDR+0xAC) //  32bit uart1 baud rate count reg
#define UART1_ONEMS_1 (UART1_BASE_ADDR+0xB0) //  32bit uart1 one ms reg
#define UART1_UTS_1 (UART1_BASE_ADDR+0xB4) //  32bit uart1 test reg
  
//#########################################  
//# UART2                                 #  
//# $43F9_4000 to $43F9_7FFF              #  
//#########################################  
#define UART2_BASE_ADDR 0x43F94000 
#define UART2_URXD_2 (UART2_BASE_ADDR+0x00) //  32bit uart2 receiver reg
#define UART2_UTXD_2 (UART2_BASE_ADDR+0x40) //  32bit uart2 transmitter reg
#define UART2_UCR1_2 (UART2_BASE_ADDR+0x80) //  32bit uart2 control 1 reg
#define UART2_UCR2_2 (UART2_BASE_ADDR+0x84) //  32bit uart2 control 2 reg
#define UART2_UCR3_2 (UART2_BASE_ADDR+0x88) //  32bit uart2 control 3 reg
#define UART2_UCR4_2 (UART2_BASE_ADDR+0x8C) //  32bit uart2 control 4 reg
#define UART2_UFCR_2 (UART2_BASE_ADDR+0x90) //  32bit uart2 fifo control reg
#define UART2_USR1_2 (UART2_BASE_ADDR+0x94) //  32bit uart2 status 1 reg
#define UART2_USR2_2 (UART2_BASE_ADDR+0x98) //  32bit uart2 status 2 reg
#define UART2_UESC_2 (UART2_BASE_ADDR+0x9C) //  32bit uart2 escape char reg
#define UART2_UTIM_2 (UART2_BASE_ADDR+0xA0) //  32bit uart2 escape timer reg
#define UART2_UBIR_2 (UART2_BASE_ADDR+0xA4) //  32bit uart2 BRM incremental reg
#define UART2_UBMR_2 (UART2_BASE_ADDR+0xA8) //  32bit uart2 BRM modulator reg
#define UART2_UBRC_2 (UART2_BASE_ADDR+0xAC) //  32bit uart2 baud rate count reg
#define UART2_ONEMS_2 (UART2_BASE_ADDR+0xB0) //  32bit uart2 one ms reg
#define UART2_UTS_2 (UART2_BASE_ADDR+0xB4) //  32bit uart2 test reg
  
//#########################################  
//# UART3                                 #  
//# $5000_C000 to $5000_FFFF              #